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2025-05-31 12:20本頁面
【正文】 1 1 11 0 0 01 0 0 11010011001 某組合邏輯電路的狀態(tài)表如下，試用最少數(shù)目的非門和與非門實(shí)現(xiàn)電路。（表中未出現(xiàn)的輸入變量狀態(tài)組合可作為約束項） 用與非門設(shè)計四變量的多數(shù)表決電路。當(dāng)輸入變量A、B、C、D有3個或3個以上為1時輸出為1，輸入為其他狀態(tài)時輸出為0. 一個電機(jī)可以從三個開關(guān)中任何一個開關(guān)起動與關(guān)閉，另有溫度傳感器，當(dāng)溫度超過某值時關(guān)閉電機(jī)并報警，同時各個開關(guān)再也不能起動電機(jī)。試設(shè)計組合電路實(shí)現(xiàn)所述功能。 請用38線譯碼器譯碼器和少量門器件實(shí)現(xiàn)邏輯函數(shù)。 用74LS151型8選1數(shù)據(jù)選擇器實(shí)現(xiàn)邏輯函數(shù)式 試用74LS138型譯碼器實(shí)現(xiàn)的邏輯函數(shù)。 試設(shè)計一個用74LS138型譯碼器監(jiān)測信號燈工作狀態(tài)的電路。信號燈有紅（A）黃（B）、綠（C）三種，正常工作時，只能是紅、或綠、或紅黃、或綠黃燈亮，其他情況視為故障，電路報警，報警輸出為1。第9章 習(xí) 題 可控RS觸發(fā)器的時鐘脈沖CP和輸入端S、R的波形如圖所示，試畫出Q端的輸出波形。設(shè)初始狀態(tài)為“0”和“1”兩種情況。 已知時鐘脈沖CP的波形如圖所示，試分別畫出（a）~（f）中各觸發(fā)器輸出端Q的波形。設(shè)它們的初始狀態(tài)均為“0”。指出哪個具有計數(shù)功能。（輸入端懸空時，認(rèn)為接高電平） 在邏輯圖中，時鐘脈中CP的波形如圖所示，試畫出Q1和Q2端的波形。如果時鐘脈沖的頻率是4 000HZ，那么Q1和Q2波形的頻率各為多少？設(shè)初始狀態(tài)Q1=Q2=0。 電路如圖所示，試畫出Q1和Q2的波形。設(shè)兩個觸發(fā)器的初始狀態(tài)均為0。 。試從所給出的時鐘脈沖CP畫出Y1，Y2和Y3三個輸出端的波形。設(shè)觸發(fā)器的初始狀態(tài)為0。 試用四個JK觸發(fā)器構(gòu)成四位右移移位寄存器。 試用74LS161型同步二進(jìn)制計數(shù)器接成十一進(jìn)制計數(shù)器：（1）用清零法；（2）用置數(shù)法。 試用兩片74LS161型同步二進(jìn)制計數(shù)器接成128進(jìn)制計數(shù)器：（1）用清零法；（2）用置數(shù)法。 試用74LS290型計數(shù)器接成五進(jìn)制計數(shù)器。 試用兩片74LS290型計數(shù)器接成三十六進(jìn)制計數(shù)器。第10章習(xí)題 常用的可編程邏輯器件有哪些？ FPGA的基本結(jié)構(gòu)與CPLD的基本結(jié)構(gòu)分別有哪些特點(diǎn)，區(qū)別在哪里？ 。 若某CPLD中的每個邏輯塊有36個輸入，18個宏單元，那么該邏輯塊可以實(shí)現(xiàn)多少個邏輯函數(shù)？每個邏輯函數(shù)最多可有多少個變量？如果每個宏單元包含5個乘積項，通過乘積項擴(kuò)展，邏輯函數(shù)中所能包含的乘積項數(shù)目最多是多少？ 試用4輸入LUT結(jié)構(gòu)，完成邏輯函數(shù) 。 一個完整的FPGA/CPLD開發(fā)設(shè)計流程一般包括哪些主要步驟？第11章習(xí)題 一個10位的逐次比較型A/D轉(zhuǎn)換器，若時鐘頻率為100Hz，試計算完成一次轉(zhuǎn)換所需的時間。，若|u1||UREF|，試問轉(zhuǎn)換過程中將產(chǎn)生什么現(xiàn)象？ 0801中，若UCC=12V，UREF/2=，且輸出數(shù)字量（從高位到低位）。問如果輸入的模擬電壓為1V和4V,輸出的數(shù)字量各位多少？
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