【正文】 具有良好的系統(tǒng)結(jié)構(gòu)可重配置特性 。 不同的配置文件對于 FPGA的加載可以有多種方式 ，如下所述 。 第 1章 概述 (1) 將多個(gè)配置文件預(yù)先存儲(chǔ)在 DSP系統(tǒng)的 ROM中 ，系統(tǒng)根據(jù)實(shí)際需要自動(dòng)選擇下載的配置文件 。 缺點(diǎn)是配置文件數(shù)有限 。 (2) 將配置文件全部預(yù)存在大存儲(chǔ)器中 ， 或 PC機(jī)中 ，由外圍系統(tǒng)選擇下載配置文件 。 (3) 通過無線遙控方式 ， 對遠(yuǎn)處的 DSP應(yīng)用系統(tǒng)進(jìn)行配置 ， 從而遙控改變功能模塊或系統(tǒng)的硬件結(jié)構(gòu) ，達(dá)到改變技術(shù)指標(biāo)和硬件工作方式的目的 。 (4) 通過互聯(lián)網(wǎng)進(jìn)行配置 ， 實(shí)現(xiàn)遠(yuǎn)程硬件結(jié)構(gòu)控制 。 第 1章 概述 4. 仿真測試技術(shù)不同 DSP處理器開發(fā)中除了可以利用 MATLAB等工具完成算法仿真外 ， 唯一有實(shí)際意義的仿真是借助于實(shí)時(shí)開發(fā)系統(tǒng)的仿真 ， 即必須與實(shí)際的硬件系統(tǒng)相連后才能進(jìn)行 。 然而從仿真的嚴(yán)格意義上講 ， 這不能稱之為 “ 仿真 ” ， 而只能稱為 “ 硬件調(diào)試 ” ， 即所謂的“ Hardware Debug”， 因?yàn)閷τ?A/D和 D/A模擬信號(hào)的測試 ， 特別是實(shí)時(shí)測試 ， 只能通過實(shí)際的儀表才能實(shí)現(xiàn) 。 所以說只有脫離了作為仿真對象的硬件系統(tǒng)的測試活動(dòng)才能稱為 “ 仿真 ” 。 第 1章 概述 而在 DSP處理器系統(tǒng)的 “ 仿真 ” 中 ， 就有些相當(dāng)于“ 生米煮成熟飯 ” 的感覺 ， 當(dāng)在 “ 硬件調(diào)試 ” 中發(fā)現(xiàn)有問題時(shí) ， 如果不是來自源程序本身的錯(cuò)誤 ， 除非徹底更改整個(gè)硬件系統(tǒng) ， 否則就只能將就接受 “ 既成事實(shí) ” 了 。而且這種 “ 仿真 ” 的實(shí)際意義僅在于 ， 假設(shè) (事實(shí)也要求 )待開發(fā)的硬件系統(tǒng)已經(jīng)設(shè)計(jì)成功并能正常工作的條件下 ， 完成 DSP源程序在硬件系統(tǒng)上的調(diào)試活動(dòng) 。 因此 ，這種 “ 硬件調(diào)試 ” 的意義就弱化了許多 。 另外由于仿真調(diào)試的環(huán)節(jié)太單一 ， 許多軟硬件中的存在問題的定位十分困難 ， 對于多 DSP器件組成的大系統(tǒng)調(diào)試效率很低 。 第 1章 概述 基于 FPGA的 DSP開發(fā)流程則不同 ， 由圖 18和 111可見 ， 整個(gè)流程有多個(gè)層次的仿真測試和硬件調(diào)試環(huán)節(jié) 。主要可分為下述 5個(gè)環(huán)節(jié)： (1) 基于 MATLAB/Simulink模型的系統(tǒng)級仿真 ， 包括對數(shù)字信號(hào)和模擬信號(hào)的仿真測試 。 這個(gè)仿真環(huán)節(jié)可以對系統(tǒng)構(gòu)成和算法模型進(jìn)行調(diào)試和評估； (2) 利用功能強(qiáng)大的 HDL仿真器 ModelSim進(jìn)行 RTL級功能仿真和模擬信號(hào)仿真； (3) 利用 ModelSim對 DSP數(shù)字系統(tǒng)進(jìn)行實(shí)時(shí)時(shí)序仿真； 第 1章 概述 (4) 利用 Quartus II中的門級仿真器進(jìn)行時(shí)序仿真； (5) 利用嵌入式邏輯分析儀 SignalTapII對 DSP硬件系統(tǒng)進(jìn)行測試 。 在以上 5個(gè)仿真測試環(huán)節(jié)中的任何一處發(fā)現(xiàn)問題 ，都可以隨時(shí)修正和排除 。 5. 系統(tǒng)知識(shí)產(chǎn)權(quán)自主性不同 由于基于 FPGA的 DSP系統(tǒng)主要是純硬件系統(tǒng)設(shè)計(jì) ，可選的硬件實(shí)現(xiàn)方式很多 ， 因此系統(tǒng)具有較好的自主知識(shí)產(chǎn)權(quán)屬性 。 基于 DSP處理器的系統(tǒng)則沒有這種屬性 。 第 1章 概述 6. 開發(fā)技術(shù)標(biāo)準(zhǔn)化 、 規(guī)范化與技術(shù)兼容性不同 為了適應(yīng)不同 DSP應(yīng)用系統(tǒng)的技術(shù)指標(biāo)要求和適用領(lǐng)域，必須推出不同系列和功能特點(diǎn)的 DSP處理器，而不同的 DSP處理器其硬件結(jié)構(gòu)通常都有較大的差別，因此對應(yīng)不同的匯編語言，需要不同的軟硬件開發(fā)工具和仿真器。此外，由于相應(yīng)的 C程序的運(yùn)行效率比較低，實(shí)時(shí)要求較高的系統(tǒng)仍然需要利用匯編語言進(jìn)行開發(fā)，因此，調(diào)試成熟的軟件模塊難以移植和再利用。 第 1章 概述 在這里 ， 硬件結(jié)構(gòu)與計(jì)算機(jī)語言的密切相關(guān)性 、 仿真測試與硬件系統(tǒng)的密切相關(guān)性 ， 以及系統(tǒng)性能與 DSP處理器選擇的密切相關(guān)性 ， 注定了無論是設(shè)計(jì)流程 、仿真開發(fā)工具還是開發(fā)語言都不可能得到標(biāo)準(zhǔn)化 、 規(guī)范化 ， 從而極大地降低了 DSP開發(fā)技術(shù)的學(xué)習(xí)效率 、開發(fā)效率 、 實(shí)現(xiàn)效率及升級更新效率 。 傳統(tǒng) DSP技術(shù)難以標(biāo)準(zhǔn)化的另一重要原因是 ， 該技術(shù)的實(shí)現(xiàn)流程過于單向化 ， 技術(shù)兼容性不好 ， 很難與其它開發(fā)技術(shù)融為一體 。 如單片機(jī)開發(fā)技術(shù) 、 嵌入式系統(tǒng)開發(fā)技術(shù) 、 可配置模擬系統(tǒng)開發(fā)技術(shù) 、 大規(guī)模可編程邏輯系統(tǒng)開發(fā)技術(shù) ， 乃至 SOC開發(fā)技術(shù)等 。 第 1章 概述 開發(fā)技術(shù)標(biāo)準(zhǔn)化和規(guī)范化是現(xiàn)代 DSP技術(shù)的優(yōu)勢之一 。 自頂向下的設(shè)計(jì)流程為 DSP開發(fā)技術(shù)的標(biāo)準(zhǔn)化奠定了基礎(chǔ)；標(biāo)準(zhǔn)化的硬件描述語言和大量支持這一語言的綜合器與仿真器構(gòu)成了這一技術(shù)的核心；功能強(qiáng)大 、 適用面廣的 DSP開發(fā)集成環(huán)境將多種開發(fā)目標(biāo)兼收并蓄；大規(guī)模的可重配置器件 FPGA/CPLD及相關(guān)的軟硬 IP核確保了 DSP硬件系統(tǒng)高效高質(zhì)的實(shí)現(xiàn) 。 第 1章 概述 7. 掌握開發(fā)技術(shù)的難易程度不同 掌握傳統(tǒng) DSP技術(shù)的困難主要來自以下幾個(gè)方面： (1) 不同的開發(fā)目標(biāo)需要選擇不同的 DSP處理器 ，詳細(xì)了解 DSP器件的結(jié)構(gòu)對正確地設(shè)計(jì) DSP硬件系統(tǒng)至關(guān)重要 ， 特別需要多片 DSP聯(lián)用時(shí)更是如此 。 對器件硬件結(jié)構(gòu)的熟悉和關(guān)注能力需要相當(dāng)?shù)挠布_發(fā)經(jīng)驗(yàn) ，這顯然增加了學(xué)習(xí)的難度 。 (2) 不同的 DSP處理器結(jié)構(gòu)將對應(yīng)不同的匯編語言 ，以及不同的編程方法和編程技巧 。 語言與結(jié)構(gòu)的密切相關(guān)性在明顯增加學(xué)習(xí)難度的同時(shí) ， 縮短了新的計(jì)算機(jī)語言的可用性周期 ， 即學(xué)會(huì)的軟硬件知識(shí)容易過時(shí) 。 第 1章 概述 (3) 不同的 DSP處理器結(jié)構(gòu) 、 不同的匯編語言及其對應(yīng)的不同的 DSP系統(tǒng)結(jié)構(gòu) ， 都將對應(yīng)不同的仿真開發(fā)工具以及編譯軟件 。 (4) 由于必須直接使用計(jì)算機(jī)語言來描述和實(shí)現(xiàn)復(fù)雜的算法 ， 且描述的方法與 DSP結(jié)構(gòu)相關(guān) ， 因而設(shè)計(jì)過程缺乏直觀性和一般性 。 (5) 由于系統(tǒng)的低速性 ， 為了了解和實(shí)現(xiàn)典型的DSP功能 ， 需將大量的精力花在本應(yīng)由計(jì)算機(jī)就能實(shí)現(xiàn)的軟硬件結(jié)構(gòu)技巧上 。 第 1章 概述 現(xiàn)代 DSP技術(shù)是完全基于電子設(shè)計(jì)自動(dòng)化技術(shù)的，系統(tǒng)級開發(fā)工具是目前各學(xué)科領(lǐng)域普遍使用的MATLAB，一切設(shè)計(jì)操作都可以在同一環(huán)境中完成，整個(gè)設(shè)計(jì)流程中幾乎可以不必了解 FPGA的結(jié)構(gòu)和VHDL硬件描述語言，從而最大程度地發(fā)揮了計(jì)算機(jī)自動(dòng)化設(shè)計(jì)的優(yōu)勢。設(shè)計(jì)者所有的任務(wù)都集中在系統(tǒng)行為和功能的描述，以及系統(tǒng)性能的優(yōu)化上。 第 1章 概述 比較圖 13和圖 17可以發(fā)現(xiàn) ， 基于圖 13流程的傳統(tǒng) DSP開發(fā)中 ， 最初在 MATLAB中的 DSP模型建立 、相關(guān)參數(shù)的獲取以及模型功能仿真等工作僅僅是整個(gè)開發(fā)工作的一個(gè)開端 (因?yàn)楦P(guān)鍵更困難更實(shí)質(zhì)性的工作是在圖 13的虛線以下 )；然而 ， 同樣的一個(gè) “ 開端 ” ，當(dāng)移到圖 17中時(shí) ， 整個(gè) DSP 的開發(fā)工作已完成了 80%以上 ！ 其難易之別是不言而喻的 。 第 1章 概述 8. 系統(tǒng)成本 、 功耗 、 集成度與可靠性不同 由于 CPU的靈活性 ， 對于低速 、 低吞吐量和大量復(fù)雜運(yùn)算的情況 ， DSP處理器方案的系統(tǒng)成本要比FPGA系統(tǒng)低得多 ， 而且此方案具有不可替代性 。 然而在實(shí)用系統(tǒng)中 ， 以上的情況是比較少的 。 大多數(shù)的情況中不但需要盡可能高速 、 高性能的 DSP處理器 ， 而且多片 DSP連用的情況也十分普遍 。 在這種多片 DSP系統(tǒng)中 ， 每一片 DSP處理器都必須配置完整的輔助器件才能正常工作 ， 其中包括諸如數(shù)據(jù) RAM、 程序 RAM和 ROM、 FIFO、 雙口 RAM、 FPGA/CPLD輔助接口器件等等 。 第 1章 概述 這種系統(tǒng)的成本將成倍提高自不必說 ， 功耗 、 集成度與可靠性等性能指標(biāo)也都將不同程度地下降 。 但是如果使用 FPGA來構(gòu)成 DSP系統(tǒng) ， 在 DSP處理器系統(tǒng)中存在的許多問題將迎刃而解 。 基于 FPGA的 DSP系統(tǒng)的優(yōu)勢主要源于可以形成單片系統(tǒng) 。 目前擁有大規(guī)模邏輯資源的 FPGA完全能容納本來必須由多片 DSP處理器構(gòu)成的系統(tǒng) ， 從而使得單片 DSP系統(tǒng)在各項(xiàng)技術(shù)指標(biāo)大幅度提高的前提下 ， 成本和功耗大幅度下降 ， 集成度與可靠性則大幅度提高 。 第 1章 概述 圖 113所示的是用 FPGA APEX20KE設(shè)計(jì)完成的單片 100 Mb的 8端口以太網(wǎng)交換機(jī)芯片的內(nèi)部功能塊結(jié)構(gòu)圖 。 其中含有各種用途的 FIFO、 RAM、 CAM、 Cache和各種功能的控制器 、 微處理器 、 100 Mb MAC接口模塊 、 高速差分接口 LVTTL、 數(shù)字鎖相環(huán) PLL、 PCI接口等等 。 第 1章 概述 圖 113 單片 100 Mb 8端口以太網(wǎng)交換機(jī) b i tb i t第 1章 概述 如果為了進(jìn)一步降低成本 ， 提高性能 ， 而且可以不考慮重配置性 ， 則能將已經(jīng)設(shè)計(jì)完成的 DSP單片系統(tǒng)直接轉(zhuǎn)化為 ASIC。 方法是使用 “ HardCopy”技術(shù)將FPGA變成 HardCopy器件 。 一般地 ， 將一項(xiàng)成功的設(shè)計(jì)無論是直接轉(zhuǎn)換成ASIC， 還是通過大容量可編程邏輯器件 (PLD)遷移 ，都是一件十分艱巨和困難的事 。 ASIC設(shè)計(jì)固有的初次開發(fā)性能的不確定性 、 巨大的開發(fā)成本 、 產(chǎn)量要求問題和面市壓力等諸多風(fēng)險(xiǎn)因素正是 ASIC產(chǎn)品研發(fā)者必須面對的嚴(yán)峻挑戰(zhàn) 。 第 1章 概述 然而 ， 一個(gè)變通的方法是 ， 利用 Altera提供的一套全新的 ASIC設(shè)計(jì)解決方案即 HardCopy器件的應(yīng)用 。 可以將專用的硅片設(shè)計(jì)和 FPGA至 HardCopy的自動(dòng)遷移過程結(jié)合在一起 ， 提供了幫助設(shè)計(jì)者把可編程解決方案無縫地遷移到低成本的 ASIC上的實(shí)現(xiàn)方案 。 這樣 ，HardCopy器件就把大容量 FPGA的靈活性和 ASIC的市場優(yōu)勢結(jié)合起來 ， 實(shí)現(xiàn)對于有大批量要求并對成本敏感的 DSP應(yīng)用系統(tǒng)產(chǎn)品上 。 這個(gè)解決方案可以避開直接設(shè)計(jì) ASIC的困難 ， 而從原型設(shè)計(jì)提升至產(chǎn)品制造 ，通過 FPGA的設(shè)計(jì)十分容易地移植到 HardCopy器件上 ，達(dá)到既降低成本 ， 又加快面市周期的目的 。 第 1章 概述 HardCopy器件避免了 ASIC的風(fēng)險(xiǎn) ， 它采用 FPGA的專有遷移技術(shù) 。 它們是直接在 Altera PLD體系之上構(gòu)建的 ， 采用有效利用面積 “ 邏輯單元海 ” 內(nèi)核 。 本質(zhì)上 ，HardCopy器件是 FPGA的精確復(fù)制 ， 剔除了可編程性 ，專用配置和采用金屬互連使用的走線 。 這樣 ， 器件的硅片面積就更小 ， 成本就更低 ， 而且還改善了時(shí)序特性 。 HardCopy產(chǎn)品支持 Altera的大容量 APEX20KE，APEX20KC， APEXII和 Excalibur器件系列 。 HardCopy器件采用和其相應(yīng)的 APEX20K， APEXII和 Excalibur的工藝技術(shù)特性 。