【正文】 完成算法仿真外 ， 唯一有實際意義的仿真是借助于實時開發(fā)系統(tǒng)的仿真 ， 即必須與實際的硬件系統(tǒng)相連后才能進(jìn)行 。 缺點是配置文件數(shù)有限 。 即除非 DSP系統(tǒng)具有硬件可重構(gòu)性 ， 即結(jié)構(gòu)有可重配置性才能實現(xiàn)上述變化 。 顯然自頂向下的設(shè)計流程對于硬件系統(tǒng)的結(jié)構(gòu)控制具有全程的主動權(quán)和能動性 ， 是優(yōu)化設(shè)計和高效開發(fā)的必要條件 。 第 1章 概述 不難發(fā)現(xiàn) ， 自底向上的設(shè)計流程將導(dǎo)致這樣一個佯謬：實時仿真調(diào)試的目的是為了設(shè)計出符合要求的DSP系統(tǒng) ， 然而如果沒有這樣一個系統(tǒng)就根本無法進(jìn)行實時仿真調(diào)試 。 第 1章 概述 2. 設(shè)計流程不同 在上一節(jié)中已對兩種解決方案的設(shè)計流程作了說明 。 此外還應(yīng)看到兩點： (1) TMS320C6414和 TMS320C5402中的 MAC模塊的極限分別是 8和 1， 而 EP1S120中的 224個類似于 MAC的 DSP模塊數(shù)卻非極限 ， 因為 FPGA中有數(shù)以萬計的邏輯宏單元 LCs可供隨意組合成各種類型的硬件電路功能模塊 。 以 FPGA器件 EPF81500A2實現(xiàn)的數(shù)字濾波器的綜合性能是普通 DSP器件的 67倍多 。 下面以 FIR數(shù)字濾波器的設(shè)計為例 ， 對兩種 DSP解決方案的計算速度作一些比較 。 需要指出的是，至少在目前，這兩種技術(shù)還沒有較好地相互替代 (或相互包含、相互覆蓋 )， 第 1章 概述 也沒有很好地相互融合 。 將軟件設(shè)計與硬件實現(xiàn)直接握手 ， 是電子設(shè)計的難點 ， 這對于傳統(tǒng)電子設(shè)計來講是不可思議的事情 。 兩個流程通過 DSP Builder的SignalCompiler直接握手 ， 左邊是與硬件完全沒有關(guān)系的類似于軟件方式的設(shè)計流程 ， 而右邊則是硬件設(shè)計流程 。 由上面的 SignalCompiler生成的 VHDL，在進(jìn)入ModelSim仿真流程獲得的結(jié)果與硬件時序沒有關(guān)系，屬于功能仿真結(jié)果；而當(dāng)由 Quartus II生成的 VHDL仿真文件，進(jìn)入 ModelSim仿真流程后獲得的仿真結(jié)果屬于時序仿真，即是對系統(tǒng)的實時測試結(jié)果。 最后生成編程文件和仿真文件 ， 即生成POF和 SOF FPGA配置文件 ， 可用于對目標(biāo)器件的編程配置和硬件實現(xiàn)；同時生成可分別用于 Quartus II的門級仿真文件和 ModelSim的 VHDL時序仿真文件 ， 以及配套的 VHDL仿真激勵文件 ， 可用于實時測試 DSP系統(tǒng)的工作性能 。 注意 ， 只有在此時才能真正確定 DSP硬件實現(xiàn)的目標(biāo)器件的選擇 ， 包括 FPGA器件的系列和型號 。 第 1章 概述 一旦獲得了轉(zhuǎn)換好的 VHDL描述 ， 在 Simulink中即可調(diào)用 VHDL綜合器了 。 第 1章 概述 接下去是利用置于 Simulink電路模型界面的 DSP Builder的 SignalCompiler，將電路模型文件即 Simulink模塊文件 (.mdl)轉(zhuǎn)換成 RTL級的 VHDL代碼表述和Tcl(工具命令語言 )腳本。 SignalTap II可以直接插在 Simulink模型電路中任何一處或多處 ， 并可隨該電路一同編譯 、 適配和下載到 DSP硬件系統(tǒng)的目標(biāo)芯片中 。圖 19是 Simulink中的一個幅度調(diào)制設(shè)計模型電路和仿真結(jié)果 。 電路模型的建立可以是圖形化的 ， 可以方便地利用 Simulink與 DSP Builder中提供的豐富的功能塊和 IP核進(jìn)行設(shè)計 。 第 1章 概述 現(xiàn)代 DSP設(shè)計流程概述 本節(jié)簡要介紹基于 MATLAB/Simulink、 DSP Biulder和 Quartus II等工具軟件的 DSP開發(fā)流程。 與圖 13相比 ， 一個重要的區(qū)別在于 DSP處理器的設(shè)計流程中 ， MATLAB工具的使用僅僅是作 DSP算法的建模和基于純數(shù)學(xué)的仿真 ， 其數(shù)學(xué)模型無法為硬件DSP應(yīng)用系統(tǒng)直接產(chǎn)生實用的程序代碼 ， 其仿真測試的結(jié)果也僅僅是基于數(shù)學(xué)的算法結(jié)果 ， 既非系統(tǒng)仿真 ，也非功能仿真 ， 更非實時時序仿真 ， 因而只能起到計算機(jī)輔助設(shè)計和輔助分析的作用 (所以在流程轉(zhuǎn)換中用虛線表示 )。 第 1章 概述 3. 基于 FPGA的硬件設(shè)計流程 如圖 16所示 ， DSP設(shè)計者還能使用基于 HDL的設(shè)計流程完成純硬件的 DSP系統(tǒng)開發(fā) 。此外， Altera還提供了系統(tǒng)級的設(shè)計工具，即 SOPC Builder。 設(shè)計前可將編譯好的軟件下載到 FPGA中的內(nèi)部 RAM中或是外部存儲器中 。從而使得設(shè)計者能遵循一條類似于軟件設(shè)計流程的開發(fā)方法進(jìn)行 FPGA的DSP設(shè)計，設(shè)計效率大為提高。 (5) 最后完成實用硬件系統(tǒng)的實現(xiàn) 。在 DSP標(biāo)準(zhǔn)開發(fā)環(huán)境中 (如 TI的 CCS)進(jìn)行編譯、仿真，然后通過 DSP硬件仿真器在應(yīng)用板或評估板上進(jìn)行調(diào)試和實時仿真。 由于目前 DSP處理器的廠商 、 品種 、 系列 、功能 、 適用面以及價格等因素差異頗大 ， 準(zhǔn)確無誤地確定DSP處理器的品種不但十分棘手 ， 同時也事關(guān)重大 。 大致步驟如下： (1) DSP開發(fā)者首先使用諸如 MATLAB這樣的數(shù)學(xué)開發(fā)工具對 DSP算法進(jìn)行優(yōu)化設(shè)計和仿真測試 ， 或用Simulink 進(jìn)行 DSP系統(tǒng)建模 ， 以獲得滿足功能要求和適應(yīng)硬件特點的算法模型 。 IP核的利用，可以使設(shè)計者將 IP核加入到任何標(biāo)準(zhǔn)硬件描述語言中，完成特定的功能而不改變原來的設(shè)計程序；即使在設(shè)計中和設(shè)計完成后，都能根據(jù)實際需要改變嵌入的 IP核的技術(shù)參數(shù)，而不改變整體設(shè)計綜合得來的代碼，從而改變 DSP系統(tǒng)的技術(shù)指標(biāo)和硬件功能。 第 1章 概述 在基于 FPGA的 DSP開發(fā)中，面向 DSP的 IP核的應(yīng)用是最方便的設(shè)計方案。 這種核已預(yù)先嵌入在 FPGA中 ， 含有完整的外圍接口系統(tǒng) ， 如 SDRAM、 存儲器控制單元 、 UART等 。 設(shè)計者能根據(jù)實際應(yīng)用的需要定制 Nios軟核 ， 使之滿足不同的總線數(shù)量 、 總線寬度和總線功能要求 ， 優(yōu)化總線設(shè)計 ，排除傳統(tǒng) DSP中許多常見的問題 。 FPGA中的嵌入式處理器進(jìn)一步提高了 FPGA的系統(tǒng)集成和靈活性 ， 使之成為一個軟件與硬件聯(lián)合開發(fā)和靈活定制的結(jié)合體 ， 可使設(shè)計者既能在嵌入式處理器中完成系統(tǒng)軟件模塊的開發(fā)和利用 ， 也能利用 FPGA的通用邏輯宏單元完成硬件功能模塊的開發(fā) 。 例如 ， Stratix器件的DSP模塊能提供 70GMACs/每 DSP模塊的吞吐量 ， 而當(dāng)今主流的 DSP處理器只能達(dá)到 GMACs。 第 1章 概述 隨著達(dá)數(shù)百萬門高密度的 FPGA的出現(xiàn) ， FPGA在原有的高密度的邏輯宏單元的基礎(chǔ)上嵌入了許多面向DSP的專用硬核模塊 ， 結(jié)合大量可配置于 FPGA硬件結(jié)構(gòu)中的參數(shù)化的 DSP IP軟核 ， DSP開發(fā)者能十分容易地將整個 DSP應(yīng)用系統(tǒng)實現(xiàn)在一片 FPGA中 ， 從而實現(xiàn)了所謂的可編程 SOC系統(tǒng) ， 即 SOPC。通過配置，可以使這些邏輯宏單元形成不同的硬件結(jié)構(gòu)，從而構(gòu)成不同的電子系統(tǒng)，完成不同的功能。 針對這種情況 ， DSP處理器生產(chǎn)商又試圖在 DSP中增加一些可定制的指令 ， 以便能對結(jié)構(gòu)功能根據(jù)要求作一定的改變 。由于這些處理器本身的非通用性，即主要是傾向于某種或某些算法的協(xié)處理器，從而導(dǎo)致了 DSP處理器無法適用于多種類型的 DSP算法和 DSP應(yīng)用。 例如 ， TI的 TM320C6411中有8個 MAC， 能在一個時鐘周期中完成 8個乘法運(yùn)算 。 MAC的工作性能通常是 DSP處理器性能的關(guān)鍵所在 。在各種 DSP應(yīng)用場合， FPGA具有全硬件的用戶可定制性以及重配置性，即可根據(jù)需要隨時通過改變 FPGA中構(gòu)成 DSP系統(tǒng)的硬件結(jié)構(gòu)來改變系統(tǒng)的功能、技術(shù)指標(biāo)、通信方式、硬件加密算法、編解碼方式等等。 就靈活性而言 ， FPGA的靈活性遠(yuǎn)勝于 ASIC/ASSP， 也勝于 DSP處理器 。 由 FPGA構(gòu)成的 DSP電路可以同樣以并行或順序方式工作 。 如卷積相關(guān)器 IMSA100、 FFT處理器A4110 復(fù)乘加器組 PDSP1611 求模 /相角器 PDSP163下變頻 /信號解調(diào)器 HSP50214等等 。因此通過這種硬件結(jié)構(gòu) ， 能對實現(xiàn)各種數(shù)據(jù)處理的程序進(jìn)行有效的執(zhí)行 。 因而 ， 盡管擁有多個硬件乘加器 ，使用了環(huán)形疊代的方法進(jìn)行乘法操作 ， 且許多 DSP處理器還擁有使用多乘法器的并行指令 ， 用于加速算術(shù)運(yùn)算 ， 然而由于其順序的工作方式 、 較低的數(shù)據(jù)處理速率 ， 以及缺乏實時工作的性能 ， 使其至今仍只適合于低端的數(shù)字信號處理 。 目前 ， 為了完成 DSP的開發(fā)與應(yīng)用 ， 可選的目標(biāo)器件有如下 4類： 第 1章 概述 ● DSP Processor DSP處理器； ● ASICs(ApplicationSpecific Integrated Circuits) 專用集成電路； ● ASSPs(ApplicationSpecific Standard Proucts) 專用標(biāo)準(zhǔn)電路模塊； ● FPGA。 第 1章 概述 DSP Builder作為 Simulink中的一個工具箱 ， 使得用 FPGA設(shè)計 DSP系統(tǒng)完全可以通過 Simulink的圖形化界面進(jìn)行 ， 只要簡單地進(jìn)行 DSP Builder工具箱中的模塊調(diào)用即可 。 DSP Builder就是 Altera公司推出的一個面向 DSP開發(fā)的系統(tǒng)級工具。 第 1章 概述 現(xiàn)代大容量 、 高速度的 FPGA的出現(xiàn) ， 克服了上述方案的諸多不足 。例如其硬件結(jié)構(gòu)的不可變性導(dǎo)致了其總線的不可改變性，而固定的數(shù)據(jù)總線寬度，已成為DSP處理器一個難以突破的瓶頸。第 1章 概述 第 1章 概述 DSP實現(xiàn)方案及設(shè)計流程 現(xiàn)代 DSP設(shè)計流程概述 兩類 DSP解決方案的比較 第 1章 概述 DSP實現(xiàn)方案及設(shè)計流程 不斷發(fā)展的數(shù)字信號處理 (DSP， Digital Signal Processing)技術(shù)迅速地擴(kuò)展到了其應(yīng)用領(lǐng)域，如 3 G移動通信、網(wǎng)絡(luò)會議、多媒體系統(tǒng)、雷達(dá)衛(wèi)星系統(tǒng)、醫(yī)學(xué)儀器、實時圖像識別與處理、聯(lián)合戰(zhàn)術(shù)無線電系統(tǒng)、智能基站，以及民用電器等。盡管 DSP處理器具有通過軟件設(shè)計能適用于實現(xiàn)不同功能的靈活性，但面對當(dāng)今迅速變化的 DSP應(yīng)用市場，特別是面對現(xiàn)代通信技術(shù)的發(fā)展， DSP處理器早已顯得力不從心。 面向 DSP的各類專用 ASIC芯片雖然可以解決并行性和速度的問題 ， 但是高昂的開發(fā)設(shè)計費(fèi)用 、 耗時的設(shè)計周期及不靈活的純硬件結(jié)構(gòu) ， 使得 DSP的 ASIC解決方案日益失去其實用性 。 第 1章 概述 在利用 FPGA進(jìn)行 DSP系統(tǒng)的開發(fā)應(yīng)用上，已有了全新的設(shè)計工具和設(shè)計流程。 Simulink是MATLAB的一個組成部分，用于圖形化建模仿真。 常用 DSP應(yīng)用器件及其性能特點 如前所述 ， DSP作為數(shù)字信號的算法的實現(xiàn)方案有多種 ， 對于不同的應(yīng)用領(lǐng)域 、 適用范圍和指標(biāo)要求 ，可以選用不同的解決方案和 DSP系統(tǒng)的實現(xiàn)器件