【正文】 。 第 1章 概述 Processor在硬件結(jié)構(gòu)上的不斷改進(jìn) ， 并沒(méi)有擺脫傳統(tǒng) CPU的工作模式 。 圖 11所示的是一種比較典型的 DSP系統(tǒng)電路圖 ， 除了選用的是 DSP處理器以及應(yīng)用程序加載工作方式外 ， 與普通單片機(jī)應(yīng)用系統(tǒng)十分相似 ， 只要將調(diào)試好的機(jī)器碼放在程序 ROM中 ， 就能使系統(tǒng)正常工作 。 ASSP和 ASIC是專(zhuān)門(mén)針對(duì)完成某種 DSP算法的集成電路器件 ， 因此在性能指標(biāo) 、 工作速度 、 可靠性和應(yīng)用成本上優(yōu)于 DSP處理器 。 第 1章 概述 但若直接使用 FPGA完成 DSP功能 ， 則能在許多實(shí)用領(lǐng)域綜合 DSP處理器與 ASIC/ASSP器件的優(yōu)點(diǎn) ， 再加上 FPGA本身的諸多優(yōu)勢(shì) ， 即能有效克服傳統(tǒng) DSP系統(tǒng)的弱點(diǎn) 。 而在順序執(zhí)行方面 ， FPGA也比 DSP處理器快 ， 因?yàn)?FPGA中可以使用各種狀態(tài)機(jī) ， 或使用嵌入式微處理器來(lái)完成 ， 并且 ， 每一順序工作的時(shí)鐘周期中都能同時(shí)并行完成許多執(zhí)行 ， 而 DSP處理器卻不能 。 FPGA面對(duì)傳統(tǒng)的 DSP處理器諸多難以克服的技術(shù)瓶頸，已有了突破性的應(yīng)用。 第 1章 概述 DSP處理器結(jié)構(gòu)與性能的發(fā)展 DSP處理器與普通處理器的基本差異是 DSP處理器中有硬件乘加模塊 (MAC)， 專(zhuān)用的存儲(chǔ)器以及適用于高速數(shù)據(jù)運(yùn)行的總線結(jié)構(gòu) 。 為了提高 DSP的性能 ， DSP處理器生產(chǎn)廠商在提高 MAC模塊硬件性能的同時(shí)增加它們的數(shù)量 ， 以提高乘加的位寬與速度 。如 Viterbi協(xié)處理器、Turbo協(xié)處理器和增強(qiáng)型濾波器協(xié)處理器等。 不但如此 ， 這種硬件加速器模塊是一種固定的硬件結(jié)構(gòu) ， 無(wú)法根據(jù)特定的設(shè)計(jì)需要來(lái)作任何更改 ， 特別是面向當(dāng)今通信領(lǐng)域中不斷發(fā)生的各種技術(shù)標(biāo)準(zhǔn)和協(xié)議的變更 ， 這種加速器模塊容易很快過(guò)時(shí) ， 從而導(dǎo)致整個(gè) DSP應(yīng)用系統(tǒng)的過(guò)時(shí) 。 第 1章 概述 FPGA的結(jié)構(gòu)與性能的發(fā)展 FPGA器件是由大量邏輯宏單元構(gòu)成的。如 DSL布線器、數(shù)字調(diào)制解調(diào)器、 JPEG編碼器、數(shù)字通信系統(tǒng)，以及網(wǎng)絡(luò)接口等等。 乘法器的帶寬決定了整個(gè) DSP的帶寬 ， 而 FPGA的DSP帶寬比 DSP處理器要寬得多 。 例如 ， Stratix系列的 FPGA可提供達(dá) 10 Mb/s速率的嵌入式 RAM。 高效率的 SOPC設(shè)計(jì)能很容易地將軟核 (如 Nios 嵌入式處理器 )連同與該核相關(guān)的外圍接口系統(tǒng)一同編程下載進(jìn)同一片 FPGA中 。 第 1章 概述 硬核處理器主要指在 Excalibur系列 FPGA中的 ARM核 。設(shè)計(jì)者針對(duì)具體任務(wù)在 FPGA中實(shí)現(xiàn)硬件加速器模塊的途徑很多 ， 主要有下述幾種： 第 1章 概述 ● 用硬件描述語(yǔ)言 HDL完成； ● 基于通用邏輯宏單元 LCs的 HDL設(shè)計(jì)； ● 基于可配置的 DSP硬核模塊：存儲(chǔ)器 、 乘法器 、 并行加法器 、 累加器等； ● 基于全參數(shù)可設(shè)置的 DSP軟 IP核的應(yīng)用 (進(jìn)入 FPGA中后其將成為性能優(yōu)良的硬件 模塊 )； ● Nios軟核處理器； ● ARM硬核處理器 。這種通過(guò)軟件設(shè)置能隨意改變專(zhuān)用硬件模塊功能的技術(shù)，極大地提高了 FPGA在 DSP設(shè)計(jì)方面的靈活性。 第 1章 概述 基于 DSP處理器的 DSP設(shè)計(jì)流程 圖 13是傳統(tǒng)的 DSP系統(tǒng)的典型開(kāi)發(fā)流程 。 這時(shí)必須十分熟悉當(dāng)前主流 DSP器件的詳細(xì)硬件特性與價(jià)格范圍 ，同時(shí)還要與手頭的 DSP開(kāi)發(fā)軟硬件工具和功能塊程序庫(kù)結(jié)合起來(lái)考慮 。 (4) 根據(jù) MATLAB的算法模型和 DSP評(píng)估板的硬件結(jié)構(gòu)，編寫(xiě) C、 C++程序，或匯編程序。 在仿真調(diào)試過(guò)程中 ， 可能出現(xiàn)的問(wèn)題是多方面的 ，最棘手的當(dāng)屬硬件系統(tǒng)從設(shè)計(jì)的一開(kāi)始 ， 在可行性上就出了問(wèn)題 ， 這時(shí)只能重新進(jìn)行 DSP應(yīng)用系統(tǒng)的設(shè)計(jì) 。如 DSP Builder、 SOPC Builder、 System Generator等，以及完整的軟件開(kāi)發(fā)平臺(tái)。 Altera提供的軟件開(kāi)發(fā)工具有 GNUPro套件 ， 可用于編譯 、 調(diào)試 、 匯編和連接 ?？梢允紫冗M(jìn)行 C程序的編程，并且將其中的必須的部分形成專(zhuān)用、高效的功能塊，使用 DSP IP核或直接開(kāi)發(fā)定制指令，在 FPGA中可以加速系統(tǒng)功能的高效實(shí)現(xiàn)，而其它的一些要求不高的 DSP算法以及系統(tǒng)控制程序則可在嵌入式 Nios中完成。 DSP Builder極大地簡(jiǎn)化了 DSP功能的硬件實(shí)現(xiàn)流程，并提供了系統(tǒng)級(jí)仿真測(cè)試功能，設(shè)計(jì)者甚至可以不了解硬件描述語(yǔ)言 HDL的設(shè)計(jì)流程，不必懂硬件描述語(yǔ)言本身，也能進(jìn)行DSP應(yīng)用系統(tǒng)的 FPGA開(kāi)發(fā)。 第 1章 概述 4. 基于 FPGA的系統(tǒng)級(jí)硬件設(shè)計(jì)流程 圖 17所示的流程就是本書(shū)將重點(diǎn)介紹的 DSP開(kāi)發(fā)流程 。 圖 17的設(shè)計(jì)流程將在下一節(jié)中給予進(jìn)一步的說(shuō)明。 第 1章 概述 如圖 18所示 ， 設(shè)計(jì)流程從利用 MATLAB建立 DSP電路模型開(kāi)始 。 電路模型設(shè)計(jì)完成后 ，可以進(jìn)行系統(tǒng)級(jí)的模型仿真 ， 屬于系統(tǒng)功能仿真 ， 與目標(biāo)器件和硬件系統(tǒng)沒(méi)有關(guān)系 ， 是基于算法的仿真 。 SignalTap II必須能夠隨心所欲地嵌入目標(biāo)器件或從中撤走 。 圖 19所示為 DSP電路模型和系統(tǒng)功能仿真 。 Tcl腳本主要是用于對(duì)后續(xù)的 VHDL綜合與仿真的控制與規(guī)范 (注意，就目前基于 FPGA的 DSP設(shè)計(jì)工具而言，包括 Altera的DSP Builder和 Xilinx的 System Generator，都只能將Simulink模型轉(zhuǎn)換成 VHDL，而非 Verilog)。 圖 110即為 Synplify生成的網(wǎng)表文件對(duì)應(yīng)的 RTL電路圖 。 下一步是調(diào)用 Quartus II中的編譯器 ， 根據(jù)網(wǎng)表文件及設(shè)置的優(yōu)化約束條件進(jìn)行布線布局和優(yōu)化設(shè)計(jì)的適配操作 。 讀者在圖 18中可以注意到有一個(gè) ModelSim的VHDL仿真流程。 圖 111將 DSP開(kāi)發(fā)流程劃分為兩個(gè)層次：虛線左邊為系統(tǒng)級(jí)設(shè)計(jì)與仿真流程 ， 右邊為 RTL級(jí)設(shè)計(jì) 、 仿真和硬件實(shí)現(xiàn)流程 。 第 1章 概述 由脫離硬件的系統(tǒng)級(jí)開(kāi)始設(shè)計(jì) ， 優(yōu)勢(shì)是直觀 、 快捷 、 高效 、 靈活 、 易于排錯(cuò)與及時(shí)修改 ， 非常有利于對(duì)復(fù)雜系統(tǒng)的構(gòu)建 、 測(cè)試及可行性判斷 ， 及時(shí)更改設(shè)計(jì)方案 ， 同時(shí)也有利于系統(tǒng)的模塊化構(gòu)建 、 模塊化測(cè)試和模塊化重利用 ， 是高效率低風(fēng)險(xiǎn)設(shè)計(jì)的有效解決方案 。 這里所謂的傳統(tǒng) DSP技術(shù)主要是指以 DSP處理器為核心或作為主要處理單元的DSP應(yīng)用系統(tǒng)及其開(kāi)發(fā)技術(shù) ， 也包括將 FPGA或 CPLD作為這些系統(tǒng)中 DSP輔助處理或接口等功能的情況 。 盡管在硬件結(jié)構(gòu)上作了大量的改進(jìn) ， 如增加硬件乘法累加模塊和加入各種專(zhuān)用的加速協(xié)處理器等 ， 但其速度瓶頸來(lái)自于基于 CPU的指令順序執(zhí)行的基本工作模式 ， 以及通常使用的多片 DSP組合電路和過(guò)多的外部接口電路 (FPGA通?？梢詫?shí)現(xiàn)單片系統(tǒng) )導(dǎo)致的信號(hào)通道過(guò)長(zhǎng) 、 過(guò)復(fù)雜 。 第 1章 概述 圖 112 實(shí)現(xiàn) 16階 8位 FIR濾波器綜合性能對(duì)比 第 1章 概述 由圖不難看出用 FPGA實(shí)現(xiàn)濾波器在性能上的明顯優(yōu)勢(shì) 。而這時(shí) FPGA中采用的內(nèi)部時(shí)鐘速度還不到 TMS320C6414的 1/2。 值得注意的是 ， 處理器 TMS320C5402是目前國(guó)內(nèi)絕大多數(shù) DSP實(shí)驗(yàn)室中的主流器件 。 這一切無(wú)疑具有相當(dāng)?shù)拿つ啃院惋L(fēng)險(xiǎn)性 (包括成本風(fēng)險(xiǎn)及開(kāi)發(fā)周期的風(fēng)險(xiǎn) )，這將嚴(yán)重影響開(kāi)發(fā)的效率和成功率 。如圖 17所示，系統(tǒng)設(shè)計(jì)可以在與硬件無(wú)關(guān)的環(huán)境中完成，實(shí)時(shí)時(shí)序仿真完全可以在實(shí)際的硬件電路系統(tǒng)設(shè)計(jì)出來(lái)以前進(jìn)行， 第 1章 概述 至于選擇或更改總線寬度 、 浮點(diǎn)或定點(diǎn)數(shù)據(jù)的類(lèi)型 、單精度或雙精度格式 、 串 /并行處理方式 ， 以及硬件加速模塊的使用類(lèi)型 、 數(shù)量 、 方式等等十分重要的工作 ，都可以在 MATLAB的 Simulink頂層設(shè)計(jì)環(huán)境中隨時(shí)完成而不必顧及今后硬件的選擇 。 第 1章 概述 這是因?yàn)檫@一切必須完全改變硬件結(jié)構(gòu) 、 硬件功能和硬件組成才能實(shí)現(xiàn) 。 第 1章 概述 (1) 將多個(gè)配置文件預(yù)先存儲(chǔ)在 DSP系統(tǒng)的 ROM中 ，系統(tǒng)根據(jù)實(shí)際需要自動(dòng)選擇下載的配置文件 。 (4) 通過(guò)互聯(lián)網(wǎng)進(jìn)行配置 ， 實(shí)現(xiàn)遠(yuǎn)程硬件結(jié)構(gòu)控制 。 第 1章 概述 而在 DSP處理器系統(tǒng)的 “ 仿真 ” 中 ， 就有些相當(dāng)于“ 生米煮成熟飯 ” 的感覺(jué) ， 當(dāng)在 “ 硬件調(diào)試 ” 中發(fā)現(xiàn)有問(wèn)題時(shí) ， 如果不是來(lái)自源程序本身的錯(cuò)誤 ， 除非徹底更改整個(gè)硬件系統(tǒng) ， 否則就只能將就接受 “ 既成事實(shí) ” 了 。 第 1章 概述 基于 FPGA的 DSP開(kāi)發(fā)流程則不同 ， 由圖 18和 111可見(jiàn) ， 整個(gè)流程有多個(gè)層次的仿真測(cè)試和硬件調(diào)試環(huán)節(jié) 。 5. 系統(tǒng)知識(shí)產(chǎn)權(quán)自主性不同 由于基于 FPGA的 DSP系統(tǒng)主要是純硬件系統(tǒng)設(shè)計(jì) ，可選的硬件實(shí)現(xiàn)方式很多 ， 因此系統(tǒng)具有較好的自主知識(shí)產(chǎn)權(quán)屬性 。 第 1章 概述 在這里 ， 硬件結(jié)構(gòu)與計(jì)算機(jī)語(yǔ)言的密切相關(guān)性 、 仿真測(cè)試與硬件系統(tǒng)的密切相關(guān)性 ， 以及系統(tǒng)性能與 DSP處理器選擇的密切相關(guān)性 ， 注定了無(wú)論是設(shè)計(jì)流程 、仿真開(kāi)發(fā)工具還是開(kāi)發(fā)語(yǔ)言都不可能得到標(biāo)準(zhǔn)化 、 規(guī)范化 ， 從而極大地降低了 DSP開(kāi)發(fā)技術(shù)的學(xué)習(xí)效率 、開(kāi)發(fā)效率 、 實(shí)現(xiàn)效率及升級(jí)更新效率 。 自頂向下的設(shè)計(jì)流程為 DSP開(kāi)發(fā)技術(shù)的標(biāo)準(zhǔn)化奠定了基礎(chǔ)；標(biāo)準(zhǔn)化的硬件描述語(yǔ)言和大量支持這一語(yǔ)言的綜合器與仿真器構(gòu)成了這一技術(shù)的核心；功能強(qiáng)大 、 適用面廣的 DSP開(kāi)發(fā)集成環(huán)境將多種開(kāi)發(fā)目標(biāo)兼收并蓄；大規(guī)模的可重配置器件 FPGA/CPLD及相關(guān)的軟硬 IP核確保了 DSP硬件系統(tǒng)高效高質(zhì)的實(shí)現(xiàn) 。 語(yǔ)言與結(jié)構(gòu)的密切相關(guān)性在明顯增加學(xué)習(xí)難度的同時(shí) ， 縮短了新的計(jì)算機(jī)語(yǔ)言的可用性周期 ， 即學(xué)會(huì)的軟硬件知識(shí)容易過(guò)時(shí) 。 第 1章 概述 現(xiàn)代 DSP技術(shù)是完全基于電子設(shè)計(jì)自動(dòng)化技術(shù)的，系統(tǒng)級(jí)開(kāi)發(fā)工具是目前各學(xué)科領(lǐng)域普遍使用的MATLAB，一切設(shè)計(jì)操作都可以在同一環(huán)境中完成，整個(gè)設(shè)計(jì)流程中幾乎可以不必了解 FPGA的結(jié)構(gòu)和VHDL硬件描述語(yǔ)言，從而最大程度地發(fā)揮了計(jì)算機(jī)自動(dòng)化設(shè)計(jì)的優(yōu)勢(shì)。 然而在實(shí)用系統(tǒng)中 ， 以上的情況是比較少的 。 但是如果使用 FPGA來(lái)構(gòu)成 DSP系統(tǒng) ， 在 DSP處理器系統(tǒng)中存在的許多問(wèn)題將迎刃而解 。 其中含有各種用途的 FIFO、 RAM、 CAM、 Cache和各種功能的控制器 、 微處理器 、 100 Mb MAC接口模塊 、 高速差分接口 LVTTL、 數(shù)字鎖相環(huán) PLL、 PCI接口等等 。 ASIC設(shè)計(jì)固有的初次開(kāi)發(fā)性能的不確定性 、 巨大的開(kāi)發(fā)成本 、 產(chǎn)量要求問(wèn)題和面市壓力等諸多風(fēng)險(xiǎn)因素正是 ASIC產(chǎn)品研發(fā)者必須面對(duì)的嚴(yán)峻挑戰(zhàn) 。 這個(gè)解決方案可以避開(kāi)直接設(shè)計(jì) ASIC的困難 ， 而從原型設(shè)計(jì)提升至產(chǎn)品制造 ，通過(guò) FPGA的設(shè)計(jì)十分容易地移植到 HardCopy器件上 ，達(dá)到既降低成本 ， 又加快面市周期的目的 。 這樣 ， 器件的硅片面積就更小 ， 成本就更低 ， 而且還改善了時(shí)序特