【正文】 入二進(jìn)制的數(shù)值，現(xiàn)在以信號 a 的一個區(qū)間賦值“11110000“ 為例，如圖依次添加各個信號（可以根據(jù)老師的實(shí)際要求添加不同的信號） 。 并保存。功能仿真 選擇 Processing?Simulator Tool 在彈出對話框中在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start” 按鈕開始仿真，然后點(diǎn)擊”Report” 來查看仿真結(jié)果。如圖 所示。圖 添加仿真管腳圖 3..5 添加激勵信號圖 仿真結(jié)果 分配管腳后進(jìn)行全編譯，再下載到 FPGA，并連線。 （管腳分配選擇 Assignments ?Pins Planner 在 Location 中選擇要分配的管腳參考實(shí)驗(yàn)一和實(shí)驗(yàn)二）全加器的 17 個輸入所對應(yīng)的管腳同 17 位撥碼開關(guān)相連，17 個輸入管腳是a0～ab0~b7 和 cin a0～ab0~b7 代表兩個 8 位二進(jìn)制數(shù)，cin 代表進(jìn)位位；9 個輸出所對應(yīng)的管腳同 9 位發(fā)光二極管相連，9 個輸出管腳是 sum0~sum7 和 cout，sum0~sum7 代表相加結(jié)果，cout 代表進(jìn)位。實(shí)驗(yàn)記錄輸入 輸出 LEDCin Bi(7..0) Ai(7..0) Sum（7..0） Cout1 00000000 011101110 10001001 000000011 00000001 111111110 00110000 001100000 10001000 11110000實(shí)驗(yàn)四 全減器一、實(shí)驗(yàn)?zāi)康模涸O(shè)計并實(shí)現(xiàn)一個一位減法器二、實(shí)驗(yàn)原理： 半減器不考慮低位向本位的借位。一位半減器由兩個輸入、兩個輸出。 表 1 半減器真值表輸入 輸出Bi Ai Di Ci0 0 0 00 1 1 11 0 1 01 1 0 0由真值表可得到函數(shù)表達(dá)式： BiAiD??BiAC? 在下圖中， “進(jìn)位入”Ci1 是指低位的進(jìn)位輸出， “進(jìn)位出”Ci 即是本位的進(jìn)位輸出。邏輯圖如下： AiBi ABCD DiCiCD176。235。188。245。198。247。176。235。188。245。198。247。 ?Ci1原理圖如下： 200。171。188。245。198。247。163。168。177。187。188。245。202。253。163。169。Ai()Bi 163。168。178。238。169。Di(189。232。206。187。179。246。)Ci三、真值表 202。228。200。235。202。228。179。246。Ci1Bi Ai Si Ci000000000000001 1111111 11111根據(jù)真值表寫出邏輯表達(dá)式： 111iiiiiDABCABC?????四、實(shí)驗(yàn)步驟 建立工程 fullsub,新建 VHDL 文件輸入以下代碼保存為 。打開 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號文件。 （參考實(shí)驗(yàn)一、二） 半減器程序library ieee。use 。use 。entity halfsub isport(a,b:in std_logic。 d,c:out std_logic)。end halfsub。architecture half1 of halfsub isbegin d=((a and (not b))or ((not a)and b))。 c=(not a)and b。end half1。全減器程序library ieee。use 。entity fullsub1 is port(ai,bi,ci:in std_logic。 di,co:out std_logic)。end fullsub1。architecture full1 of fullsub1 is ponent halfsub聲明半減器調(diào)用 port(a,b:in std_logic。 d,c:out std_logic)。end ponent。signal halfsub1_d,halfsub1_c,halfsub2_c:std_logic。 begin調(diào)用半減器 halfsub1:halfsub port map (ai,bi,halfsub1_d,halfsub1_c)。 halfsub2:halfsub port map (halfsub1_d,ci,di,halfsub2_c)。 co=(halfsub1_c or ci)。end full1。然后新建一個 Block Diagramm/Schematic File 原理圖文件， ，在空白處雙擊添加生成的頂層原理圖，并連接 input、output（輸入輸出管腳）重命名后如圖 所示。保存文件 。VCCai INPUTVCCbi INPUTVCCci INPUTdiOUTPUTcoOUTPUTaibicidicofullsub1inst圖 頂層原理圖 建立仿真文件 點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后在左邊空白處雙擊左鍵添加仿真管腳。完成后添加激勵信號的波形，首先使用鼠標(biāo)選中一個信號（變藍(lán)） ，利用左邊工具添加仿真信號，根據(jù)需要依次添加各個信號（可以根據(jù)老師的實(shí)際要求添加不同的信號） 。 并保存。功能仿真 選擇 Processing?Simulator Tool 在彈出對話框中在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start” 按鈕開始仿真，完成后點(diǎn)擊”Report” 來查看仿真結(jié)果。如圖 所示。圖 功能仿真結(jié)果 分配管腳，下載、連線選擇 Assignments ?Pins Planner 在 Location 中選擇要分配的管腳，分配完畢后，點(diǎn)擊主工具欄的 圖標(biāo)進(jìn)行全編譯，完成后點(diǎn)擊 下載到目標(biāo)器件。連線時 ai 、bi、ci 分配的管腳連接撥碼開關(guān)，Co、Di 所對應(yīng)管腳連接 LED 指示燈。 實(shí)驗(yàn)記錄 根據(jù)仿真結(jié)果和實(shí)驗(yàn) led 發(fā)光二極管的亮滅完成下表，并分析其運(yùn)算結(jié)果的正確性。 輸入 輸出 實(shí)驗(yàn)結(jié)果Ci1 Bi Ai Di Ci Di LED Ci LED0 0 0 0 00 0 1 1 00 1 0 1 00 1 1 0 11 0 0 1 01 0 1 0 11 1 0 0 11 1 1 1 1實(shí)驗(yàn)五 四位向量加法/減法器一、實(shí)驗(yàn)?zāi)康脑O(shè)計并實(shí)現(xiàn)一個四位向量加法/減法器二、實(shí)驗(yàn)原理在前面的幾個實(shí)驗(yàn)中，我們已經(jīng)設(shè)計了單獨(dú)的加法器和減法器，那如何把它們通過一個設(shè)計就能實(shí)現(xiàn)呢？在這里，我們通過一個 4 位的向量加法/減法器來說明，對于多位的運(yùn)算器，其設(shè)計方法相同，不同的就是位寬不同。對于加法/減法器可以有設(shè)計成為一種是帶控制信號的運(yùn)算器（即通過控制信號的高低電平來控制這個運(yùn)算是加法器還是減法器） ，另一種是運(yùn)算器對輸入的兩個操作數(shù)同時進(jìn)行加法和減法操作。兩種運(yùn)算器的框圖如圖 所示。（注：當(dāng) ctl=1 時，運(yùn)算器為加法器，為 0 時為減法器）圖 4 位向量加法/ 減法器框圖三、實(shí)驗(yàn)步驟建立工程 addsub，新建 VHDL 文件輸入以下代碼保存為 。打開 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號文件。 （參考實(shí)驗(yàn)一、二）library ieee。library ieee。use 。use 。entity addsub4 is port(a,b:in std_logic_vector(3 downto 0)。 ctl:in std_logic。 q:out std_logic_vector(4 downto 0))。end addsub4。architecture add_sub1 of addsub4 is begin process(a,b,ctl) begin if ctl=39。139。 then q=(39。039。amp。a)+b。 elsif ctl=39。039。 then q=(39。039。amp。a)b。 end if。 end process。end add_sub1。 然后新建一個 Block Diagramm/Schematic File 原理圖文件， ，在空白處雙擊添加生成的頂層原理圖，并連接 input、output（輸入輸出管腳）重命名后如圖 所示。保存文件 。a[3..0]b[3..0]ctlq[4..0]addsub4instVCCa[3..0] INPUTVCCb[3..0] INPUTVCCctl INPUTq[4..0]OUTPUT圖 加法器/ 減法器原理圖文件建立仿真文件點(diǎn)擊主工具欄上的 圖標(biāo)進(jìn)行半編譯，完成后新建一個波形仿真文件File?New?Verification/Debugging Files?Vector Vaveform File.,然后在左邊空白處雙擊左鍵添加仿真管腳。完成后添加激勵信號的波形，首先使用鼠標(biāo)選中一個信號（變藍(lán)） ，利用左邊工具添加仿真信號，根據(jù)需要依次添加各個信號（可以根據(jù)老師的實(shí)際要求添加不同的信號） 。 并保存。功能仿真選擇 Processing?Simulator Tool 在彈出對話框中在仿真模式中選擇”Functional” 然后點(diǎn)擊”Generate Functional Simulation Netlist”生成功能仿真的 Netlist，完成后點(diǎn)擊”Start” 按鈕開始仿真，完成后點(diǎn)擊”Report” 來查看仿真結(jié)果。如圖 所示。圖 分配管腳，下載、連線選擇 Assignments ?Pins Planner 在 Location 中選擇要分配的管腳，分配完畢后，點(diǎn)擊主工具欄的 圖標(biāo)進(jìn)行全編譯，完成后點(diǎn)擊 下載到目標(biāo)器件。連線時 a(3..0) 、b(3..0)、ctl 分配的管腳連接撥碼開關(guān)，q(4..0)所對應(yīng)管腳連接 LED 指示燈。 實(shí)驗(yàn)記錄根據(jù)仿真結(jié)果和實(shí)驗(yàn) led 發(fā)光二極管的亮滅完成下表輸入 實(shí)驗(yàn)結(jié)果Ctl Ai（3..0） Bi（3..0） q（4..0）LED0 1000 01110 0101 11101 1001 11001 0111 0111實(shí)驗(yàn)六 組合邏輯 38 譯碼器的設(shè)計一、實(shí)驗(yàn)?zāi)康脑O(shè)計并實(shí)現(xiàn)一個組合邏輯 38 譯碼器。二、實(shí)驗(yàn)原理常用的譯碼器有：24 譯碼器、 38 譯碼器、416 譯碼器，下面我們用一個 38 譯碼器的設(shè)計來介紹譯碼器的設(shè)計方法。38 譯碼器如圖 所示，其真值表如表 。圖 38 譯碼器表 38 譯碼器真值表：輸入 輸出G1 G2A G2B A B C Y0N Y1N Y2N Y3N Y4N Y5N Y6N Y7N0 X X X X X 1 1 1 1 1 1 1 11 0 0 0 0 0 0 1 1 1 1 1 1 11 0 0 0 0 1 1 0 1 1 1 1 1 11 0 0 0 1 0 1 1 0 1 1 1 1 11 0 0 0 1 1 1 1 1 0 1 1 1 11 0 0 1 0 0 1 1 1 1 0 1 1 11 0 0 1 0 1 1 1 1 1 1 0 1 11 0 0 1 1 0 1 1 1 1 1 1 0 11 0 0 1 1 1 1 1 1 1 1 1 1 0四、實(shí)驗(yàn)步驟： 建立工程 encode，新建 VHDL 文件輸入以下代碼保存為 。打開 文件，選擇 File? Creat/Update? Creat Symbol Files for Current Files 生成頂層符號文件。 （參考實(shí)驗(yàn)一、二） LIBRARY IEEE。USE 。ENTITY decoder38 ISPORT(A, B,C,G1,G2A,G2B: IN STD_LOGIC。Y: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。END decoder38。ARCHITECTURE fun OF decoder38 ISSIGNAL indata: STD_LOGIC_VECTOR(2 DOWNTO 0)。BEGINindata = Camp。Bamp。A。encoder:PROCESS (indata, G1, G2A,G2B)BEGINIF (G1=39。139。 AND G2A=39。039。 AND G2B=39。039。) THENCASE indata ISWHEN 000=Y=11111110。WHEN 001=Y=111