【正文】 data_out_ab9 = data_out9。 data_out_ab10 = data_out10。 end end endmodule c_add_e模塊module c_add_e(data_in_c,data_in_e,nd_c,nd_e,data_out_ce,rst,clk,rdy_out_ce)。 input [23:0]data_in_c,data_in_e。 input nd_c。 input nd_e。 input rst。 input clk。 output [23:0]data_out_ce。 output rdy_out_ce。 reg [23:0] data_out_ce。 reg rdy_out_ce。 reg buffer1。 reg buffer。 wire [23:0]data_out。 wire nd。 assign data_out = data_in_c^data_in_e。 assign nd = buffer amp。 nd_e。 always @(posedge clk or negedge rst) if(!rst) buffer1 = 139。d0。 else buffer1 = nd_c。 always @(posedge clk or negedge rst) if(!rst) buffer = 139。d0。 else buffer = buffer1。 always @(posedge clk or negedge rst) if(!rst) rdy_out_ce = 139。d0。 else begin if( nd == 139。d1 ) //high level sustain one cycle of clk rdy_out_ce = 139。d1。 else rdy_out_ce = 139。d0。 end always @(posedge clk or negedge rst) if(!rst) data_out_ce = 2439。d0。 else begin if(nd == 139。d1) data_out_ce = data_out。 end endmodule multiply_a模塊 module multiply_a(data_in_prep0,data_in_prep1,data_in_prep2,data_in_prep3, data_in_prep4,data_in_prep5,data_in_prep6,data_in_prep7,data_in_prep8, data_in_prep9,data_in_prep10,data_in_prep11,nd_mult_a, clk,rst,rdy_out_mult_a,data_out_mult_a0, data_out_mult_a1,data_out_mult_a2,data_out_mult_a3,data_out_mult_a4, data_out_mult_a5,data_out_mult_a6,data_out_mult_a7,data_out_mult_a8, data_out_mult_a9,data_out_mult_a10)。 input [23:0]data_in_prep0,data_in_prep1,data_in_prep2,data_in_prep3, data_in_prep4,data_in_prep5,data_in_prep6,data_in_prep7, data_in_prep8,data_in_prep9,data_in_prep10,data_in_prep11。 input nd_mult_a。 input clk。 input rst。 output rdy_out_mult_a。 output [23:0] data_out_mult_a0,data_out_mult_a1, data_out_mult_a2,data_out_mult_a3, data_out_mult_a4,data_out_mult_a5, data_out_mult_a6,data_out_mult_a7, data_out_mult_a8,data_out_mult_a9, data_out_mult_a10。 reg rdy_out_mult_a。 reg [23:0] data_out_mult_a0,data_out_mult_a1, data_out_mult_a2,data_out_mult_a3, data_out_mult_a4,data_out_mult_a5, data_out_mult_a6,data_out_mult_a7, data_out_mult_a8,data_out_mult_a9, data_out_mult_a10。 //row 1 parameter row1_colum1_shift = 539。d23, row1_colum2_shift = 539。d18, row1_colum8_shift = 539。d13, row1_colum9_shift = 539。d20。 reg [23:0]row1_colum1_result,row1_colum2_result, row1_colum8_result,row1_colum9_result。 //row 2 parameter row2_colum1_shift = 539。d6, row2_colum5_shift = 539。d5, row2_colum6_shift = 539。d19, row2_colum7_shift = 539。d2, row2_colum11_shift = 539。d3。 reg [23:0]row2_colum1_result,row2_colum5_result, row2_colum6_result,row2_colum7_result, row2_colum11_result。 //row 3 parameter row3_colum3_shift = 539。d6, row3_colum4_shift = 539。d5, row3_colum5_shift = 539。d20, row3_colum7_shift = 539。d8, row3_colum11_shift = 539。d0。 reg [23:0]row3_colum3_result,row3_colum4_result, row3_colum5_result,row3_colum7_result, row3_colum11_result。 //row 4 parameter row4_colum0_shift = 539。d15, row4_colum2_shift = 539。d11, row4_colum8_shift = 539。d16, row4_colum9_shift = 539。d6。 reg [23: