【正文】 9。139。 THEN CQI = CQI + 1。 END IF。 END IF。 END PROCESS。 DOUT = CQI。END behav?！纠?10】LIBRARY IEEE。 頻率計(jì)頂層文件LIBRARY IEEE。USE 。ENTITY FREQTEST IS PORT ( CLK1HZ : IN STD_LOGIC。 FSIN : IN STD_LOGIC。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。END FREQTEST。ARCHITECTURE struc OF FREQTEST ISCOMPONENT FTCTRL PORT (CLKK : IN STD_LOGIC。 1Hz CNT_EN : OUT STD_LOGIC。 計(jì)數(shù)器時(shí)鐘使能 RST_CNT : OUT STD_LOGIC。 計(jì)數(shù)器清零 Load : OUT STD_LOGIC )。 輸出鎖存信號(hào) END COMPONENT。COMPONENT COUNTER32B PORT (FIN : IN STD_LOGIC。 時(shí)鐘信號(hào) CLR : IN STD_LOGIC。 清零信號(hào) ENABL : IN STD_LOGIC。 計(jì)數(shù)使能信號(hào) DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0))。 計(jì)數(shù)結(jié)果END COMPONENT。COMPONENT REG32B PORT ( LK : IN STD_LOGIC。 DIN : IN STD_LOGIC_VECTOR(31 DOWNTO 0)。 DOUT : OUT STD_LOGIC_VECTOR(31 DOWNTO 0) )。END COMPONENT。 SIGNAL TSTEN1 : STD_LOGIC。 SIGNAL CLR_CNT1 : STD_LOGIC。 SIGNAL Load1 : STD_LOGIC。 SIGNAL DTO1 : STD_LOGIC_VECTOR(31 DOWNTO 0)。 SIGNAL CARRY_OUT1 : STD_LOGIC_VECTOR(6 DOWNTO 0)。BEGIN U1 : FTCTRL PORT MAP(CLKK =CLK1HZ,CNT_EN=TSTEN1,RST_CNT =CLR_CNT1,Load =Load1)。 U2 : REG32B PORT MAP( LK = Load1, DIN=DTO1, DOUT = DOUT)。 U3 : COUNTER32B PORT MAP( FIN = FSIN, CLR = CLR_CNT1, ENABL = TSTEN1, DOUT=DTO1 )。END struc。圖733 頻率計(jì)測(cè)頻控制器FTCTRL測(cè)控時(shí)序圖圖734 頻率計(jì)電路框圖112. 序列檢測(cè)器設(shè)計(jì)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_81_SCHK\ 工程：SCHK(1) 實(shí)驗(yàn)?zāi)康模河脿顟B(tài)機(jī)實(shí)現(xiàn)序列檢測(cè)器的設(shè)計(jì)，了解一般狀態(tài)機(jī)的設(shè)計(jì)與應(yīng)用。(2) 實(shí)驗(yàn)原理：序列檢測(cè)器可用于檢測(cè)一組或多組由二進(jìn)制碼組成的脈沖序列信號(hào)，當(dāng)序列檢測(cè)器連續(xù)收到一組串行二進(jìn)制碼后，如果這組碼與檢測(cè)器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測(cè)的關(guān)鍵在于正確碼的收到必須是連續(xù)的，這就要求檢測(cè)器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測(cè)中所收到的每一位碼都與預(yù)置數(shù)的對(duì)應(yīng)碼相同。在檢測(cè)過(guò)程中，任何一位不相等都將回到初始狀態(tài)重新開(kāi)始檢測(cè)。例811描述的電路完成對(duì)序列數(shù)“11100101”的檢測(cè)，當(dāng)這一串序列數(shù)高位在前(左移)串行進(jìn)入檢測(cè)器后，若此數(shù)與預(yù)置的密碼數(shù)相同，則輸出“A”，否則仍然輸出“B”。 (3) 實(shí)驗(yàn)內(nèi)容1：利用QuartusII對(duì)例811進(jìn)行文本編輯輸入、仿真測(cè)試并給出仿真波形，了解控制信號(hào)的時(shí)序，最后進(jìn)行引腳鎖定并完成硬件測(cè)試實(shí)驗(yàn)。（附錄圖10），用鍵7(PIO11)控制復(fù)位信號(hào)CLR；鍵6(PIO9)控制狀態(tài)機(jī)工作時(shí)鐘CLK；待檢測(cè)串行序列數(shù)輸入DIN接PIO10(左移，最高位在前)；指示輸出AB接PIO39～PIO36(顯示于數(shù)碼管6)。下載后：①按實(shí)驗(yàn)板“系統(tǒng)復(fù)位”鍵；②用鍵2和鍵1輸入2位十六進(jìn)制待測(cè)序列數(shù)“11100101”；③按鍵7復(fù)位(平時(shí)數(shù)碼6指示顯“B”)；④按鍵6(CLK) 8次，這時(shí)若串行輸入的8位二進(jìn)制序列碼(顯示于數(shù)碼2/1和發(fā)光管D8～D0)與預(yù)置碼“11100101”相同，則數(shù)碼6應(yīng)從原來(lái)的B變成A，表示序列檢測(cè)正確，否則仍為B。(4) 實(shí)驗(yàn)內(nèi)容2：根據(jù)習(xí)題83中的要求3提出的設(shè)計(jì)方案，重復(fù)以上實(shí)驗(yàn)內(nèi)容(將8位待檢測(cè)預(yù)置數(shù)由鍵4/鍵3作為外部輸入，從而可隨時(shí)改變檢測(cè)密碼)。(5) 實(shí)驗(yàn)思考題：如果待檢測(cè)預(yù)置數(shù)必須以右移方式進(jìn)入序列檢測(cè)器，寫(xiě)出該檢測(cè)器的VHDL代碼(兩進(jìn)程符號(hào)化有限狀態(tài)機(jī))，并提出測(cè)試該序列檢測(cè)器的實(shí)驗(yàn)方案。(6) 實(shí)驗(yàn)報(bào)告：根據(jù)以上的實(shí)驗(yàn)內(nèi)容寫(xiě)出實(shí)驗(yàn)報(bào)告，包括設(shè)計(jì)原理、程序設(shè)計(jì)、程序分析、仿真分析、硬件測(cè)試和詳細(xì)實(shí)驗(yàn)過(guò)程。【例811】LIBRARY IEEE 。USE 。ENTITY SCHK IS PORT(DIN，CLK，CLR : IN STD_LOGIC。 串行輸入數(shù)據(jù)位/工作時(shí)鐘/復(fù)位信號(hào) AB : OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 檢測(cè)結(jié)果輸出END SCHK。ARCHITECTURE behav OF SCHK IS SIGNAL Q : INTEGER RANGE 0 TO 8 。 SIGNAL D : STD_LOGIC_VECTOR(7 DOWNTO 0)。 8位待檢測(cè)預(yù)置數(shù)(密碼=E5H)BEGIN D = 11100101 。 8位待檢測(cè)預(yù)置數(shù) PROCESS( CLK, CLR ) BEGIN IF CLR = 39。139。 THEN Q = 0 。 ELSIF CLK39。EVENT AND CLK=39。139。 THEN 時(shí)鐘到來(lái)時(shí)，判斷并處理當(dāng)前輸入的位 CASE Q IS WHEN 0= IF DIN = D(7) THEN Q = 1 。 ELSE Q = 0 。 END IF 。 WHEN 1= IF DIN = D(6) THEN Q = 2 。 ELSE Q = 0 。 END IF 。 WHEN 2= IF DIN = D(5) THEN Q = 3 。 ELSE Q = 0 。 END IF 。 WHEN 3= IF DIN = D(4) THEN Q = 4 。 ELSE Q = 0 。 END IF 。 WHEN 4= IF DIN = D(3) THEN Q = 5 。 ELSE Q = 0 。 END IF 。 WHEN 5= IF DIN = D(2) THEN Q = 6 。 ELSE Q = 0 。 END IF 。 WHEN 6= IF DIN = D(1) THEN Q = 7 。 ELSE Q = 0 。 END IF 。 WHEN 7= IF DIN = D(0) THEN Q = 8 。 ELSE Q = 0 。 END IF 。 WHEN OTHERS = Q = 0 。 END CASE 。 END IF 。 END PROCESS 。 PROCESS( Q ) 檢測(cè)結(jié)果判斷輸出 BEGIN IF Q = 8 THEN AB = 1010 。 序列數(shù)檢測(cè)正確，輸出 “A” ELSE AB = 1011 。 序列數(shù)檢測(cè)錯(cuò)誤，輸出 “B” END IF 。 END PROCESS 。END behav 。113. VHDL狀態(tài)機(jī)A/D采樣控制電路實(shí)現(xiàn)《示例程序和實(shí)驗(yàn)指導(dǎo)課件位置》：\EDA_VHDL_1C3\chapter8\Ep1c3_82_ADCINT\ 工程：ADCINT(1) 實(shí)驗(yàn)?zāi)康模簩W(xué)習(xí)用狀態(tài)機(jī)對(duì)A/D轉(zhuǎn)換器ADC0809的采樣控制電路的實(shí)現(xiàn)。(2) 實(shí)驗(yàn)原理：(實(shí)驗(yàn)程序用例82)。ADC0809是CMOS的8位A/D轉(zhuǎn)換器，片內(nèi)有8路模擬開(kāi)關(guān)，可控制8個(gè)模擬量中的一個(gè)進(jìn)入轉(zhuǎn)換器中。轉(zhuǎn)換時(shí)間約100μs，含鎖存控制的8路多路開(kāi)關(guān)，輸出有三態(tài)緩沖器控制，單5V電源供電。主要控制信號(hào)如圖83所示：START是轉(zhuǎn)換啟動(dòng)信號(hào)，高電平有效；ALE是3位通道選擇地址(ADDC、ADDB、ADDA)信號(hào)的鎖存信號(hào)。當(dāng)模擬量送至某一輸入端(如IN1或IN2等)，由3位地址信號(hào)選擇，而地址信號(hào)由ALE鎖存；EOC是轉(zhuǎn)換情況狀態(tài)信號(hào)，當(dāng)啟動(dòng)轉(zhuǎn)換約100μs 后，EOC產(chǎn)生一個(gè)負(fù)脈沖，以示轉(zhuǎn)換結(jié)束；在EOC的上升沿后，若使輸出使能信號(hào)OE為高電平，則控制打開(kāi)三態(tài)緩沖器，把轉(zhuǎn)換好的8位數(shù)據(jù)結(jié)果輸至數(shù)據(jù)總線(xiàn)，至此ADC0809的一次轉(zhuǎn)換結(jié)束。【例82】LIBRARY IEEE。USE 。ENTITY ADCINT IS PORT(D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 來(lái)自0809轉(zhuǎn)換好的8位數(shù)據(jù)CLK : IN STD_LOGIC。 狀態(tài)機(jī)工作時(shí)鐘EOC : IN STD_LOGIC。 轉(zhuǎn)換狀態(tài)指示，低電平表示正在轉(zhuǎn)換ALE : OUT STD_LOGIC。 8個(gè)模擬信號(hào)通道地址鎖存信號(hào)START : OUT STD_LOGIC。 轉(zhuǎn)換開(kāi)始信號(hào)OE : OUT STD_LOGIC。 數(shù)據(jù)輸出3態(tài)控制信號(hào)ADDA : OUT STD_LOGIC。 信號(hào)通道最低位控制信號(hào)LOCK0 : OUT STD_LOGIC。 觀(guān)察數(shù)據(jù)鎖存時(shí)鐘Q : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 8位數(shù)據(jù)輸出END ADCINT。ARCHITECTURE behav OF ADCINT ISTYPE states IS (st0, st1, st2, st3,st4) 。 定義各狀態(tài)子類(lèi)型 SIGNAL current_state, next_state: states :=st0 。 SIGNAL REGL : STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL LOCK : STD_LOGIC。 轉(zhuǎn)換后數(shù)據(jù)輸出鎖存時(shí)鐘信號(hào) BEGINADDA = 39。139。當(dāng)ADDA=39。039。，模擬信號(hào)進(jìn)入通道IN0；當(dāng)ADDA=39。139。，則進(jìn)入通道IN1Q = REGL。 LOCK0 = LOCK 。 COM: PROCESS(current_state,EOC) BEGIN 規(guī)定各狀態(tài)轉(zhuǎn)換方式 CASE current_state IS WHEN st0=ALE=39。039。START=39。039。LOCK=39。039。OE=39。039。 next_state = st1。 0809初始化 WHEN st1=ALE=39。139。START=39。139。LOCK=39。039。OE=39。039。 next_state = st2。 啟動(dòng)采樣 WHEN st2= ALE=39。039。START=39。039。LOCK=39。039。OE=39。039。 IF (EOC=39。139。) THEN next_state = st3。 EOC=1表明轉(zhuǎn)換結(jié)束 ELSE next_state = st2。 END IF 。 轉(zhuǎn)換未結(jié)束，繼續(xù)等待 WHEN st3= ALE=39。039。START=39。039。LOCK=39。039。OE=39。139。 next_state = st4。開(kāi)啟OE,輸出轉(zhuǎn)換好的數(shù)據(jù) WHEN st4= ALE=39。039。START=39。039。LOCK=39。139。OE=39。139。 next_state = st0。 WHEN OTHERS = next_state = st0。 END CASE 。 END PROCESS COM 。 REG: PROCESS (CLK) BEGIN IF (CLK39