【正文】 )begindataout = dataout + 839。d1。 //每次數(shù)據(jù)加“1”wrsig = 139。b1。 //產生發(fā)送命令t = 839。d0。endelsebeginwrsig = 139。b0。t = t + 839。d1。endendendmodule UART發(fā)送模塊的波形仿真報告波形仿真報告說明：分析看出，當發(fā)送命令wrsig的上升沿有效時，啟動發(fā)送數(shù)據(jù)。串行數(shù)據(jù)的波形與發(fā)送數(shù)據(jù)dataout相一致，UART的發(fā)送模塊得到正確驗證。2）UART接收模塊module uartrx(clk, rx, dataout, rdsig, dataerror, frameerror)。input clk。 //采樣時鐘input rx。 //UART數(shù)據(jù)輸入output dataout。 //接收數(shù)據(jù)輸出output rdsig。output dataerror。 //資料出錯指示output frameerror。 //幀出錯指示reg[7:0] dataout。reg rdsig, dataerror。reg frameerror。reg [7:0] t。reg rxbuf, rxfall, receive。parameter paritymode = 139。b0。reg presult, idle。always @(posedge clk) //檢測線路的下降沿beginrxbuf = rx。rxfall = rxbuf amp。 (~rx)。endalways @(posedge clk)beginif (rxfall amp。amp。 (~idle)) //檢測到線路的下降沿并且原先線路為空閑，啟動接收數(shù)據(jù)進程beginreceive = 139。b1。endelse if(t == 839。d175) //接收數(shù)據(jù)完成beginreceive = 139。b0。endendalways @(posedge clk)beginif(receive == 139。b1)begincase (t)839。d0:beginidle = 139。b1。t = t + 839。d1。rdsig = 139。b0。end839。d24: //接收第0位數(shù)據(jù)beginidle = 139。b1。dataout[0] = rx。presult = paritymode^rx。t = t + 839。d1。rdsig = 139。b0。end839。d40: //接收第1位數(shù)據(jù)beginidle = 139。b1。dataout[1] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d56: //接收第2位數(shù)據(jù)beginidle = 139。b1。dataout[2] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d72: //接收第3位數(shù)據(jù)beginidle = 139。b1。dataout[3] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d88: //接收第4位數(shù)據(jù)beginidle = 139。b1。dataout[4] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d104: //接收第5位數(shù)據(jù)beginidle = 139。b1。dataout[5] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d120: //接收第6位數(shù)據(jù)beginidle = 139。b1。dataout[6] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b0。end839。d136: //接收第7位數(shù)據(jù)beginidle = 139。b1。dataout[7] = rx。presult = presult^rx。t = t + 839。d1。rdsig = 139。b1。end839。d152: //接收奇偶校驗位beginidle = 139。b1。if(presult == rx)dataerror = 139。b0。elsedataerror = 139。b1。 //如果奇偶校驗位不對，表示數(shù)據(jù)出錯 t = t + 839。d1。rdsig = 139。b1。end839。d168:beginidle = 139。b1。if(139。b1 == rx)frameerror = 139。b0。elseframeerror = 139。b1。 //如果沒有接收到停止位，表示幀出錯t = t + 839。d1。rdsig = 139。b1。enddefault:begint = t + 839。d1。endendcaseendelsebegint = 839。d0。idle = 139。b0。rdsig = 139。b0。endendendmodule UART接收模塊的波形仿真報告波形仿真報告說明：分析看出，UART接收模塊接收到的數(shù)據(jù)與UART發(fā)送模塊發(fā)送的數(shù)據(jù)相一至，每接收到一個數(shù)據(jù)都有一個讀取數(shù)據(jù)指示rdisg，UART接收模塊得到正確驗證。四、結論本部分介紹了基于Verilog HDL設計的UART模塊，采樣點選擇可靠，其可以準確判斷接收數(shù)據(jù)的起始，接收器與接收數(shù)據(jù)實現(xiàn)同步，串行數(shù)據(jù)能被準確接收，可下載至可編程邏輯器件中實現(xiàn)UART功能。模塊通過功能仿真與時序仿真，生成了可綜合的網表。仿真的結果表明模塊完成了其邏輯功能。雖然設計的各個模塊完成了其邏輯功能，但是整個設計還存在許多可改進之處: 首先，邏輯綜合過程中，系統(tǒng)優(yōu)化的許多約束條件是相互關聯(lián)的，須反復設定約束條件，以求設計芯片面積、功耗減小。 其次，需要提高語言代碼的效率，力求用最簡潔的描述方式描述模塊的結構和功能，以獲得最優(yōu)化硬件電路結構 再次，本系統(tǒng)實現(xiàn)的是單純的UART模塊，并沒有達到設計特定ASIC電路設計的目的。 第七部分 總結 這次課程設計歷時兩個星期，在這段日子里，可以說是苦多于甜，但是可以學的到很多很多的東西，同時不僅可以鞏固以前所學過的知識，而且學到了很多在書本上所沒有學到過的知識。通過這次設計，進一步加深了對項目的了解，讓我對它有了更加濃厚的興趣。我們的課題是基于單周期MIPS的微控制器串口數(shù)據(jù)接收器，但當每一個子模塊編寫調試成功時，心里特別的開心。但是在編寫頂層文件的程序時，遇到了不少問題，總是有錯誤，在細心的檢查下，終于找出了錯誤和警告，排除困難后，程序編譯就通過了，心里終于舒了一口氣。在連接各個模塊的時候一定要注意才能得出正確的結果，否則，出現(xiàn)任何一點小的誤差就會導致整個文件系統(tǒng)的編譯出現(xiàn)錯誤提示。 通過這次課程設計使我懂得了理論與實際相結合是很重要的，只有理論知識是遠遠不夠的，只有把所學的理論知識與實踐相結合起來，從理論中得出結論，才能真正為社會服務，從而提高自己的實際動手能力和獨立思考的能力。在設計的過程中遇到問題，可以說得是困難重重，這畢竟第一次做的，難免會遇到過各種各樣的問題，同時在設計的過程中現(xiàn)了自己的不足之處，對以前所學過的知識理解得不夠深刻，掌握得不夠牢固。 總的來說，這次設計的結果還是比較成功的，在設計中遇到了很多問題，最后在老師的辛勤的指導下，終于游逆而解，有點小小的成就感，終于覺得平時所學的知識有了實用的價值，達到了理論與實際相結合的目的，不僅學到了不少知識，而且鍛煉了自己的能力，使自己對以后的路有了更加清楚的認識，同時，對未來有了更多的信心。知識是無窮無盡的，知識的獲取需要一顆上進的心，老師將我們領進了門，下面的路就應該我們自己出去去走，即使充滿荊棘，也要努力奮斗向前沖。最后，對給過我?guī)椭睦蠋熀屯瑢W再次表示忠心的感謝！22