fpga技術(shù)小結(jié)教案ppt課件-資料下載頁(yè)
2025-05-05 18:04本頁(yè)面
【正文】 返回 PROM上電下載 返回 VCCO= VCCAUX= VCCO= VCCJ = VCC= VCCINT= CLK D0 CE OE/RESET CF CCLK DIN DONE INIT_B PROG_B 330? ? ? ISP在線電纜下載 返回 MultiPRO JTAG Target Board 邏輯資源優(yōu)化 ? 所謂邏輯資源的優(yōu)化 ,概言之 : ? 1. 將沒有使用到的邏輯在物理實(shí)現(xiàn)的過程中去除 . ? 2. 根據(jù)約束條件 ,對(duì)電路實(shí)現(xiàn)時(shí)的邏輯資源給予優(yōu)化配置 . ? *時(shí)延約束 *位置約束 *結(jié)構(gòu)約束 返回 根據(jù)約束條件的電路構(gòu)成優(yōu)化 返回 器件的選擇原則 ? 從系統(tǒng)設(shè)計(jì)角度的目標(biāo)器件選擇原則 ? 電磁兼容設(shè)計(jì)的原則 ? 主流芯片原則 ? 多片系統(tǒng)原則 ? 從器件資源角度的目標(biāo)器件選擇原則 ? 器件的邏輯資源和目標(biāo)系統(tǒng)的邏輯需求相匹配 ? 器件的 I/O腳的數(shù)目需滿足目標(biāo)系統(tǒng)的要求 ? 系統(tǒng)的時(shí)鐘頻率要滿足器件原胞、布線時(shí)的時(shí)延限制要求 返回 流水線技術(shù) 1 ? 流水線技術(shù)的概念 流水線技術(shù) 2 返回 ? 流水線的應(yīng)用設(shè)計(jì) 低功耗設(shè)計(jì)原則 返回 ? 系統(tǒng)和算法級(jí)低功耗設(shè)計(jì)技術(shù) ? 優(yōu)化操作、優(yōu)化控制、優(yōu)化編碼 ? 結(jié)構(gòu)級(jí)低功耗設(shè)計(jì)技術(shù) ? 優(yōu)化結(jié)構(gòu)（并行結(jié)構(gòu)、流水線結(jié)構(gòu)） ? 邏輯級(jí)低功耗設(shè)計(jì)技術(shù) ? 優(yōu)化邏輯 ? 物理級(jí)低功耗設(shè)計(jì)技術(shù) ? 優(yōu)化布局布線、優(yōu)化時(shí)鐘、優(yōu)化 I/O 組合門控的影響 返回 ? 門控時(shí)鐘毛刺產(chǎn)生原理及其避免方法 實(shí)驗(yàn)一 隨機(jī)數(shù)發(fā)生器的原理分析與設(shè)計(jì)實(shí)現(xiàn) ? 1．問題說明 隨機(jī)數(shù)發(fā)生器可產(chǎn)生兩個(gè)隨機(jī)數(shù)，由一開關(guān)（ RIN）進(jìn)行控制， RIN為 1時(shí)隨機(jī)數(shù)發(fā)生器被清除， RIN為 0時(shí)隨機(jī)數(shù)發(fā)生器將產(chǎn)生兩個(gè) 1～ 6的隨機(jī)數(shù)。 ? 2．實(shí)驗(yàn)要求 (1) 根據(jù)給出的邏輯電路圖（附在后面）。分析該隨機(jī)數(shù)發(fā)生器的邏輯功能。 (2) 利用圖形輸入在相應(yīng)的 EDA工具上進(jìn)行設(shè)計(jì)輸入、功能仿真及設(shè)計(jì)實(shí)現(xiàn)，最后下載進(jìn)行檢驗(yàn)。 (3) 寫實(shí)驗(yàn)報(bào)告。 ? 3．電路原理圖 電路原理圖 1 電路原理圖 2 電路原理圖 3 電路原理圖 4 電路原理圖 5 電路原理圖 6 電路原理圖 7 返回 實(shí)驗(yàn)二 四位乘法器設(shè)計(jì) ? 問題說明： ? 每個(gè)學(xué)生根據(jù)自己的對(duì)于乘法運(yùn)算和乘法器設(shè)計(jì)的理解，進(jìn)行乘法器電路的設(shè)計(jì)，并用 FPGA 實(shí)現(xiàn)之。僅要求能夠?qū)崿F(xiàn)四位 BIT的乘法運(yùn)算，其他不作約束，根據(jù)自己的理解和興趣，自由定義。 ? 設(shè)計(jì)實(shí)驗(yàn)要求： ? 1．各自自行定義和設(shè)計(jì)，互相要有差異化，說明自己的定義特征和設(shè)計(jì)思想 ,要求設(shè)計(jì)兩種不同的電路去實(shí)現(xiàn) . ? 2．對(duì)于自行設(shè)計(jì)有特色和原理說明詳細(xì)的實(shí)驗(yàn)，即使實(shí)現(xiàn)結(jié)果有局部錯(cuò)誤，也給予高分評(píng)價(jià)。 ? 3．要求設(shè)計(jì)實(shí)驗(yàn)報(bào)告內(nèi)容包括：設(shè)計(jì)定義說明、電路圖、功能仿真和時(shí)序仿真圖、實(shí)現(xiàn)后的有關(guān)資源利用等 REPORT文件內(nèi)容摘要。 返回 實(shí)驗(yàn)的安排 ? ,要求圖形輸入和進(jìn)行原理設(shè)計(jì)與分析 ,不允許采用 VHDL設(shè)計(jì)輸入 . ? ,平時(shí)在自己電腦上上機(jī) ,周四上午 (34節(jié) )和周五晚在實(shí)驗(yàn)室驗(yàn)證實(shí)驗(yàn)和答疑輔導(dǎo) . 返回 實(shí)驗(yàn)報(bào)告需要注意的要點(diǎn) ? 實(shí)驗(yàn) 1 要求學(xué)會(huì)電路分析方法 .利用仿真方法 ,熟悉電路原理 ,給予解析 . ? 實(shí)驗(yàn) 2 要求學(xué)會(huì)自己定義和設(shè)計(jì)電路的方法 . 必須是由定義到邏輯分析到電路建立 ,千萬(wàn)不要著急采用 VHDL設(shè)計(jì)方式去設(shè)計(jì) .發(fā)現(xiàn)采用 VHDL方式作業(yè)者 ,不給分?jǐn)?shù) . 返回 謝謝
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