ch3薄膜成形工藝外延-資料下載頁
2025-05-01 22:15本頁面
【正文】 平面兩邊其他原子列保持對齊，只有紅色原子列例外，其連線為位錯線，周圍畸變區(qū)成為位錯芯 34 層錯是由于原子排列次序發(fā)生錯亂而引起的，它是外延層上最常見而又容易檢測到的缺陷。它將導(dǎo)致雜質(zhì)的異常擴散，或成為重金屬雜質(zhì)的沉積中心，從而引起 p－ n結(jié)軟擊穿、低壓擊穿甚至穿通 35 層錯：以 {111}面為例 由襯底表面的錯配晶核隨外延層的增厚向上逐漸發(fā)展而成 層錯沿著三個 {111}面發(fā)育成一個倒立的正四面體。可以通過外延層表面的正三角形蝕槽邊長計算外延層厚度 單位面積內(nèi)的層錯數(shù)量稱為層錯密度。集成電路使用的外延片要求層錯密度 10個 /cm2 36 埋層圖形的漂移與畸變 37 漂移規(guī)律： {111}面上嚴重，偏離 2～ 4度 外延層越厚，偏移越大 溫度越高，偏移越小 生長速率越小，偏移越小 硅生長－－腐蝕速率的各向異性是發(fā)生漂移的根本原因 38 39 外延的用途 ◆ 利用 n/n+硅外延，將雙極型高頻功率晶體管制作在 n型外延層內(nèi)， n+硅用作機械支撐層和導(dǎo)電層，降低了集電極的串聯(lián)電阻 雙極電路： ◆ 采用 n/p外延片，通過簡單的 p型雜質(zhì)隔離擴散，便能實現(xiàn)雙極集成電路元器件間的隔離 ◆ 外延層和襯底中不同類型的摻雜形成的 pn結(jié)，它不是通過雜質(zhì)補償作用形成，其雜質(zhì)分布可接近理想的突變結(jié)。 40 外延改善 NMOS存儲器電路特性 (1)提高器件的抗軟誤差能力 (3)硅外延片可提供比體硅高的載流子壽命，使半導(dǎo)體存儲器的電荷保持性能提高。 (2)采用低阻上外延高阻層，可降低源、漏 n+區(qū)耗盡層寄生電容，并提高器件對襯底中雜散電荷噪聲的抗擾度 41 軟誤差 ◆ 從封裝材料中輻射出的 α粒子進入襯底產(chǎn)生大量 (約 106量級 )電子 空穴對，在低摻雜 MOS襯底中，電子 空穴對可以擴散 50μm，易受電場作用進入有源區(qū)，引起器件誤動作，這就是軟誤差 ◆ 采用低阻襯底上外延高阻層的外延片，則電子 空穴對先進入襯底低阻層，其擴散長度僅 1μm，易被復(fù)合，它使軟誤差率減少到原來的 1/10 ◆ CMOS電路采用外延片可使電路的寄生閘流管（ Latchup）效應(yīng)有數(shù)量級的改善。 42 ◆ 具有相反導(dǎo)電類型的外延層，在器件工藝中可形成結(jié)和隔離區(qū) 工藝多樣化： ◆ 薄層外延供器件發(fā)展等平面隔離和高速電路； ◆ 選擇外延可取代等平面隔離工藝來發(fā)展平面隔離； ◆ 絕緣襯底上的多層外延工藝可以發(fā)展三維空間電路 43 思考題 ? 欲得到 SiO2層 ,有哪些生長工藝 ?利用這些工藝得到的 SiO2各有什么特性 ? ? 針對學(xué)過的氧化、金屬化、 CVD和外延工藝，提出某種工藝的改進措施或提出一種新的工藝。
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