oct192009電氣信息技術(shù)fpga第四輪講-資料下載頁(yè)
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【正文】 ? q1=10000000。 ? present=s0。 ? else q1(7 downto 4)=q1(6 downto 4) amp。 q1(7)。 ? q1(3 downto 0)=q1(0) amp。 q1(3 downto 1)。 ? count=count+1。 ? present=s3。 ? end if。 ? end case。 ? end if。 ? end process。 ? q=q1。 ? end。 2022/5/29 37 1 格雷碼序列器的狀態(tài)機(jī) ? 狀態(tài)格雷碼 ? S0 000 ? S1 001 ? S2 011 ? S3 010 ? S4 110 ? S5 111 ? S6 101 ? S7 100 2022/5/29 38 2022/5/29 39 VHDL 編程注意事項(xiàng) ? 1 在 VHDL中，共有 3種常用對(duì)象類(lèi)型：常量、變量和信號(hào)。 ? 2 應(yīng)注意端口信號(hào)的方向。 Out方向只能被賦值； in方向可以賦值： buffer可以賦值和被賦值；由于 inout就是輸入 /輸出端口，因此可以賦值和被賦值。特別需要注意的是，當(dāng)輸出信號(hào)要反饋回去時(shí)，必須定義為 inout。 ? 3 信號(hào)使用信號(hào)賦值符 “ =”。 ? 4 變量使用變量賦值符 “ :=”。 ? 5 std_logic和 std_logic_vector是可綜合 VHDL描述中常見(jiàn)的數(shù)據(jù)類(lèi)型 ? 6 在 ，可進(jìn)行 std_logic和std_logic_vector的加減運(yùn)算。 ? 7 在同一個(gè)進(jìn)程中，信號(hào)可以被多次賦值，但是只有最后一個(gè)賦值有效。在進(jìn)程中，因?yàn)檎Z(yǔ)句的執(zhí)行是順序的，雖然對(duì)一個(gè)信號(hào)有多次賦值，但是仍然認(rèn)為該信號(hào)具有具有一次驅(qū)動(dòng)。在進(jìn)程中，可以對(duì)一個(gè)信號(hào)進(jìn)行多次賦值。 ? 但是，變量確不然，在一個(gè)進(jìn)程內(nèi)，對(duì)變量的多次賦值完全可以按照設(shè)計(jì)的邏輯進(jìn)行。 ? 8 在結(jié)構(gòu)體中，不能對(duì)一個(gè)信號(hào)賦值多次，因?yàn)楦鱾€(gè)信號(hào)賦值語(yǔ)句之間是并發(fā)關(guān)系。 ? 9 被賦值信號(hào)的位數(shù)與賦予它的數(shù)值位數(shù)必須相等，否則出錯(cuò)。例如，將 2位八進(jìn)制賦予 4位邏輯矢量是錯(cuò)誤的。解決這一問(wèn)題的辦法是：把位數(shù)湊齊。例如 3 bit 的 std_logic_vector和 1位的 std_logic可以通過(guò)以下的方法鏈接addtemp:=’0’amp。A1amp。A0+’0’amp。B1amp。B0+”00”amp。CYI； 2022/5/29 40 VHDL 編程注意事項(xiàng) (續(xù) ) ? 10 為使賦值和被賦值情況下不出現(xiàn)錯(cuò)誤，可以在結(jié)構(gòu)體內(nèi)聲明與輸入、輸出端口相同數(shù)據(jù)類(lèi)型的信號(hào)。在結(jié)構(gòu)體中，先將輸入端口賦予信號(hào)，然后在對(duì)信號(hào)進(jìn)行邏輯處理后，再用賦值語(yǔ)句將信號(hào)賦予輸出端口。 ? 11 定義整形數(shù)范圍的時(shí)候，計(jì)數(shù)器計(jì)數(shù)的范圍實(shí)際上是 2的 n次冪減 1。例如 integer rang 0～ 128，實(shí)際上會(huì)計(jì)數(shù)到 255，因?yàn)?128需要 8位二進(jìn)制表示。 ? 12 Case語(yǔ)句需要時(shí)鐘觸發(fā)的。 ? 13 信號(hào)量不可以在進(jìn)程內(nèi)定義。 ? 14 VHDL文件不能放在根目錄下，需要建一個(gè)文件夾。否則編譯不能通過(guò) 。 ? 15 對(duì)含有元件例化的文件，器件必須在另一個(gè)文件里。頂層實(shí)體和工程名必須和總文件相同。 ? 16 器件例化語(yǔ)句不能放在進(jìn)程內(nèi) ? 17 有 “ ＋ ” 編譯不能通過(guò)的原因是缺少庫(kù)文件。 ? 18 時(shí)鐘觸發(fā)不同于 clk’EVENT and clk=’1’。 2022/5/29 41 參考書(shū)目 ? 1 北京航空航天大學(xué)電工電子中心 FPGA實(shí)驗(yàn)指導(dǎo)書(shū) ? 2 EDA先鋒工作室 吳繼華 王誠(chéng) 編著 Alter FPGA/CPLD設(shè)計(jì)（基礎(chǔ)篇） 人民郵電出版社 2022年 7月 ? 3 EDA先鋒工作室 吳繼華 王誠(chéng) 編著 Alter FPGA/CPLD設(shè)計(jì)（高級(jí)篇） 人民郵電出版社 2022年 7月 ? 4 潘松 王國(guó)棟 編著 VHDL 實(shí)用教程 電子科技大學(xué)出版社 2022年 6月 ? 5 夏宇聞 Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 北京航空航天大學(xué)出版社 2022年 7月 2022/5/29 42 學(xué)習(xí)網(wǎng)站 : 1） 2) 3) 4) 2022/5/29 43 謝謝！
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