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2025-04-29 03:59本頁面
【正文】 。 36 解：設計方案 1－ 吞脈沖鎖相和倍頻器相結合 采用吞脈沖鎖相頻率合成器和倍頻器相結合的方案 。 即用 、 MC145152芯片和 247。 40/41雙模前置分頻器組成 輸出頻率為 ～ ,然后在 VCO輸出端加接 4倍頻器 ,如圖 (a)所示 ,則 圖 (a) R 分 頻 器 的 分 頻 比 106/25 103=512 38 8 0 . 4 9 2 4 . 4 4108 8 0 4 ~ 9 2 4 4rn P N A f ????? ? ? ??PANpn ??取整數(shù) N=220～ 231 A： 0～ 39 K H zK H zf r 2541 0 0 ??? ?? ? 4??? APNff rout37 方案 2 下變頻器和倍頻器相結合（ 見指導書 p429） 圖（ b) ? ? 4208 ???? Nff ro u t38 方案 3固定前置分頻和上變頻器相結合（ 見指導書 p429） ? 固定前置分頻器和上變頻器相結合 圖（Ｃ ） 61062410 ??? rout NffN=2564~3004 39 （ DDS） ? 基于全數(shù)字技術，從相位概念出發(fā)直接合成所需波形?；舅悸肥前匆欢ǖ臅r鐘節(jié)拍從存有波形函數(shù)表的 ROM中讀出與相位對應的代表波形幅值的二進制數(shù)，經(jīng)過 D/A變換和低通濾波，得到所需的模擬波形。 ? 主要優(yōu)點：相位連續(xù)；分辨力高（可達 ）；工作頻率范圍寬，容易做到極低的頻率；轉換頻率的時間短（幾乎是即時的頻率轉換），以及成本低、控制靈活等。 ? 主要缺點：輸出頻率上限不太高，受限于器件可用的最高時鐘頻率；總輸出噪聲電平較高。 （ Direct Digtial Frequency Synthesis簡稱 DDFS或 DDS） 是近年來發(fā)展起來的一種將先進的數(shù)字處理理論與方法引入信號合成領域的一項新技術（第三代頻率合成）。 40 DDS的 基本結構 頻率 控制字 時 鐘 相 位累加器 只 讀存儲器 數(shù) 模轉換器 濾波器 K 信號輸出 參考時鐘由－個高穩(wěn)定的晶體振蕩器產(chǎn)生。相位累加器由 N位加法器與 N位累加寄存器級聯(lián)構成。相位累加器的 N位輸入稱為頻率控制字 K， K為每次累加器累加的相位增量 。 41 DDS工作過程 ? 相位累加器在頻率控制字和時鐘脈沖的作用下輸出合成波形的相位序列。 ? 只讀存儲器內存儲著與相位序列對應的正弦幅度數(shù)據(jù)碼，而存儲單元地址碼即為該相位序列，因此當相位序列對ROM尋址時， ROM輸出幅度碼。 ? 幅度碼經(jīng) DAC輸出階梯波形 ? 再經(jīng)低通濾波器后，輸出所需的正弦波形。 42 具體過程： ?相位累加器受時鐘頻率及頻率控制字 K的控制，每一時鐘脈沖到來時，累加器都要進行一次加法運算，將累加器內的當前值與頻率控制字 K相加作為新的當前值 ,即正弦表的相位地址碼。 ?讀出相對應的幅度碼。 ?頻率控制字 K是每次累加器所跳躍的 的倍數(shù) 。 設 K=1,則每次時鐘脈沖到來時，累加器輸出的當前值要加 1，相位增加一個最小間隔 若累加器字長為 N，則 。 則每次相位增加 。 ?當累加器溢出時，輸出形成一個完整的周期波形， 其 頻率 ，該波形經(jīng) DAC,再經(jīng)低通濾波器平滑后，輸出即為合成的正弦信號。 min??min??min22N????cfKTmin02????NcfKf20 ?,2?Kmin2 ??43 DDS特點 ? 改變時鐘頻率 fc和頻率控制字 K，可以改變輸出信號頻率 ? DDS最低輸出頻率為 K=1時， fomin=fc/2N ? 最高頻率，根據(jù)奈奎斯特取樣定理，可達 fomax=fc/2，一般要求不大于 fc/4，即一個正弦波周期，至少取 4個點。 ? DDS輸出頻率的分辨力就是它的最小輸出頻率：只要 N足夠大，DDS的分辯力就足夠的高。 ? DDS依靠 ROM的地址線位數(shù) A（或 DAC的位數(shù) D）來保證正弦波的幅度精度，靠相位累加器的位數(shù) N來保證其分辯力。 NcoofKTf 21 ?? m in 22 N????cfKTm i n02????44 Si4133 在 返回 45 Si4133在 46 下堂課：復習
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