fpga結(jié)構(gòu)與應(yīng)用(1)-資料下載頁
2025-04-26 08:52本頁面
【正文】 點介紹較為專業(yè)，初學(xué)者在此不作介紹。從應(yīng)用設(shè)計選型的角度考慮，請自行研究其特性參數(shù)特點，進(jìn)行選型 . FPGA/CPLD生產(chǎn)商 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology FPGA/CPLD測試技術(shù) 內(nèi)部邏輯測試 JTAG邊界掃描測試 圖 邊界掃描電路結(jié)構(gòu) 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology 引 腳 描 述 功 能T D I 測試數(shù)據(jù)輸入( T e s t D a t a I nput )測試指令和編程數(shù)據(jù)的串行輸入引腳。數(shù)據(jù)在 T C K 的上升沿移入。T D O 測試數(shù)據(jù)輸出( T e s t D a t a O ut put )測試指令和編程數(shù)據(jù)的串行輸出引腳，數(shù)據(jù)在 T C K 的下降沿移出。如果數(shù)據(jù)沒有被移出時，該引腳處于高阻態(tài)。T M S 測試模式選擇( T e s t M ode S e l e c t )控制信號輸入引腳，負(fù)責(zé) T A P 控制器的轉(zhuǎn)換。 T M S 必須在 T C K 的上升沿到來之前穩(wěn)定。T C K 測試時鐘輸入( T e s t C l oc k I nput )時鐘輸入到 B S T 電路，一些操作發(fā)生在上升沿，而另一些發(fā)生在下降沿。T R S T 測試復(fù)位輸入( T e s t R e s e t I nput )低電平有效，異步復(fù)位邊界掃描電路 ( 在 I E E E 規(guī)范中，該引腳可選 ) 。 JTAG邊界掃描測試 邊界掃描 IO引腳功能 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology ?FPGA器件含有豐富的觸發(fā)器資源，易于實現(xiàn)時序邏輯，如果要求實現(xiàn)較復(fù)雜的組合電路則需要幾個 CLB結(jié)合起來實現(xiàn)。 ?CPLD的與或陣列結(jié)構(gòu)，使其適于實現(xiàn)大規(guī)模的組合功能，但觸發(fā)器資源相對較少。 CPLD與 FPGA的區(qū)別及應(yīng)用選型（ 1/3） ?FPGA采用 SRAM進(jìn)行功能配置，可重復(fù)編程，但系統(tǒng)掉電后，SRAM中的數(shù)據(jù)丟失。因此，需在 FPGA外加 EPROM，將配置數(shù)據(jù)寫入其中，系統(tǒng)每次上電自動將數(shù)據(jù)引入 SRAM中。 ?CPLD器件一般采用 EEPROM存儲技術(shù)，可重復(fù)編程，并且系統(tǒng)掉電后， EEPROM中的數(shù)據(jù)不會丟失，適于數(shù)據(jù)的保密。 ?FPGA內(nèi)部有豐富連線資源， CLB分塊較小，芯片的利用率較高。 ?CPLD的宏單元的與或陣列較大，通常不能完全被應(yīng)用，且宏單元之間主要通過高速數(shù)據(jù)通道連接，其容量有限，限制了 器件的靈活布線。內(nèi)部資源利用率較 FPGA器件低 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology CPLD與 FPGA的區(qū)別及應(yīng)用選型（ 2/3） 器件的資源 : Altera、 Xilinx：數(shù)千門 ~數(shù)百萬門； Lattice：數(shù)萬門以下 資源占用以仿真的結(jié)果為準(zhǔn)，并應(yīng)留有適當(dāng)?shù)挠嗔浚?20%） 器件功耗： 工作電壓越高功耗越大（ 5V,） 芯片速度： 芯片速度越高，其對微小毛刺信號的反應(yīng)越靈敏，系統(tǒng)的穩(wěn)定性越差 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology CPLD FPGA 邏輯密集型 數(shù)據(jù)密集型 中小規(guī)模（ 100050000） 大規(guī)模設(shè)計（ 5000數(shù)百萬門） 免費軟件支持 SoC設(shè)計 編程數(shù)據(jù)不丟失，電路簡單 ASIC的設(shè)計仿真 ISP特性，編程加密 布線靈活，但時序特性不穩(wěn)定 布線延遲固定，時序特性穩(wěn)定 需專門 ROM進(jìn)行數(shù)據(jù)配置 CPLD與 FPGA的區(qū)別及應(yīng)用選型（ 3/3） 第二章 FPGA/CPLD結(jié)構(gòu)與應(yīng)用 成于大氣 信達(dá)天下 Chengdu University of Information Technology 本章結(jié)束 謝謝！
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