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2025-04-14 01:31本頁面
【正文】 影射那些真正用于訪存的客戶頁表。另外，當客戶機切換到分頁保護模式之后，可選擇采用多種分頁機制，包括普通IA32分頁機制、PAE分頁機制、IA32e分頁機制和PSE36分頁機制。為了簡化實現(xiàn)，KVM的影子頁表采用PAE分頁機制或IA32e分頁機制實現(xiàn)，客戶的普通IA32分頁機制和PSE36分頁機制可以通過采用PAE分頁機制的影子頁表來模擬。 4. I/O虛擬化:0419/* mmio */if (is_error_pfn(pfn)) { pgprintk(gfn %lx is mmio\n, )。 kvm_release_pfn_clean(pfn)。 return 1。}:2053int emulate_instruction(struct kvm_vcpu *vcpu, struct kvm_run *run, unsigned long cr2, u16 error_code, int emulation_type):0417SerialState *serial_init(int base, qemu_irq irq, int baudbase, CharDriverState *chr):0256static uint32_t serial_ioport_read(void *opaque, uint32_t addr):0843static int kvm_vcpu_fault(struct vm_area_struct *vma, struct vm_fault *vmf){ if (vmfpgoff == 0) page = virt_to_page(vcpurun)。ifdef CONFIG_X86 else if (vmfpgoff == KVM_PIO_PAGE_OFFSET) page = virt_to_page(vcpu)。:2815vmx_intr_assist() 附1 KVM數(shù)據(jù)結(jié)構(gòu)附2 KVM虛擬機的VMCS的基本配置字段最低配置可選配置備注pinbased vmexecution controlPIN_BASED_EXT_INTR_MASKPIN_BASED_NMI_EXITINGPIN_BASED_VIRTUAL_NMIScpubased vmexecution controlCPU_BASED_HLT_EXITINGCPU_BASED_CR3_LOAD_EXITINGCPU_BASED_CR3_STORE_EXITINGCPU_BASED_USE_IO_BITMAPSCPU_BASED_MOV_DR_EXITINGCPU_BASED_USE_TSC_OFFSETINGifdef CONFIG_X86_64CPU_BASED_CR8_LOAD_EXITING CPU_BASED_CR8_STORE_EXITINGendifCPU_BASED_TPR_SHADOWCPU_BASED_USE_MSR_BITMAPSCPU_BASED_ACTIVATE_SECONDARY_CONTROLS如果配置了CPU_BASED_TPR_SHADOW，則關閉CPU_BASED_CR8_LOAD_EXITING和CPU_BASED_CR8_STORE_EXITING配置，這樣可以避免無謂的VM exitsecondary cpubased vmexecution controlSECONDARY_EXEC_VIRTUALIZE_APIC_ACCESSESSECONDARY_EXEC_WBINVD_EXITINGSECONDARY_EXEC_ENABLE_VPIDSECONDARY_EXEC_ENABLE_EPT僅當cpubased vmexecution control中開啟了CPU_BASED_ACTIVATE_SECONDARY_CONTROLS配置時，secondary cpubased vmexecution control才有效如果啟用了SECONDARY_EXEC_ENABLE_EPT配置，則關閉cpubased vmexecution control中的CPU_BASED_CR3_LOAD_EXITINGCPU_BASED_CR3_STORE_EXITING以避免無謂的退出vm_exit controlifdef CONFIG_X86_64VM_EXIT_HOST_ADDR_SPACE_SIZE。endifvm_entry control附3 Intel分頁機制簡介在介紹內(nèi)存虛擬化原理和實現(xiàn)之前，有必要首先介紹以下Intel處理器的分頁機制。由于歷史的原因，Intel處理器的分頁機制比較復雜，可分為普通IA32分頁機制、支持PAE的IA32分頁機制、IA32e分頁機制和PSE36分頁機制。普通IA32分頁機制支持32位物理地址和32位線性地址。采用2級頁表，頁目錄PD或每個頁表PT中可容納1024個32位表項，此時CR3又稱為PDBR，指向頁目錄物理地址。支持PAE的IA32分頁機制支持36位物理地址和32位線性地址。采用3級頁表，除頁目錄PD和頁表PT之外還引入了處于第3級的頁目錄指針表PDPT（Page Directory Pointer Table）。PDPT只有1個，其中容納4個64位表項，每個PD或PT容納512個64位表項，此時CR3又稱為PDPTR，指向PDPT的物理地址。IA32e分頁機制支持64位線性地址和52位物理地址，不過在目前的實現(xiàn)中，僅支持48位線性地址和40位物理地址。采用4級頁表，除PDPT、PD和PT外，還引入了PML4T（Page Map Level 4 Table），并且每個PDPT的表項數(shù)目由PAE機制中的4項擴展為512項，每個PD和PT中包含512個表項。此時CR3又稱為PML4，指向PML4T的物理地址。從Pentium III開始還支持PSE36分頁機制，支持36位物理地址和32位線性地址。該機制給出了一種除PAE以外的至此36位物理地址的方式，采用該機制需關閉PAE。僅有1張頁表PD，其中包含1024個表項，每個表項中的22~31以及13~16位共同構(gòu)成4MB頁地址的高14位，線性地址的低22位用于頁內(nèi)索引。此時CR3稱為PDBR，指向PD。如果啟動了PSE機制，頁的大小除了典型的4KB以外，還可能是4MB或2MB。其中，普通IA32分頁機制可支持4MB頁，而支持PAE的IA32分頁機制和IA32e分頁機制支持2MB頁。
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