?？勺冇?jì)數(shù)器設(shè)計(jì)說(shuō)明-資料下載頁(yè)
2025-04-09 02:15本頁(yè)面
【正文】 gin z=0。led=539。b00000。endendalways @(posedge clk or negedge rst) if(!rst) begin state=S。end else casex(state) S: if(Q==1) state=A。 else state=S。 A: if (Q==1) state=B。 else state= S。 B: if (Q==1) state=C。 else state=S。 C: if(Q==0) state=D。 else state=C。 D: if(Q==1) state=E。 else state=S。 E: if(Q==0) state=S。 else state=A。 default: state=S。 endcaseendmodule波形仿真當(dāng)rst=1是序列信號(hào)發(fā)生器循環(huán)發(fā)出0111010011011010 當(dāng)檢測(cè)到11101是z=1輸出高電平，并且同時(shí)使11101序列顯示在五個(gè)led燈上(五) 實(shí)驗(yàn)心得做實(shí)驗(yàn)之前準(zhǔn)備了很多，實(shí)驗(yàn)時(shí)還是出現(xiàn)了很多問(wèn)題，一開(kāi)始序列信號(hào)發(fā)生器在第一個(gè)周期之后就會(huì)多出一個(gè)0即輸出00111010011011010，原因在于Q=q[15]。 q[15:1]=q[14:0] 。q[0]=Q。因?yàn)閝[0]=Q需要一個(gè)時(shí)鐘的上升沿才能執(zhí)行，所以就會(huì)多輸出一個(gè)0；其次狀態(tài)轉(zhuǎn)移圖也是關(guān)鍵，需要記憶六個(gè)不同的狀態(tài)；做這個(gè)實(shí)驗(yàn)讓我學(xué)到了casex的一些用法；進(jìn)一步了解編寫verilog語(yǔ)言寧可累死在路上，也不能閑死在家里！寧可去碰壁，也不能面壁。是狼就要練好牙，是羊就要練好腿。什么是奮斗？奮斗就是每天很難，可一年一年卻越來(lái)越容易。不奮斗就是每天都很容易，可一年一年越來(lái)越難。能干的人，不在情緒上計(jì)較，只在做事上認(rèn)真；無(wú)能的人！不在做事上認(rèn)真，只在情緒上計(jì)較。拼一個(gè)春夏秋冬！贏一個(gè)無(wú)悔人生！早安！—————獻(xiàn)給所有努力的人. 學(xué)習(xí)好幫手
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