【導(dǎo)讀】導(dǎo)下完成，引用他人成果的部分均已列出參考文獻(xiàn)。如論文涉及任何知。識(shí)產(chǎn)權(quán)糾紛，本人將承擔(dān)一切責(zé)任。及個(gè)人信息正逐漸被我們廣泛使用。因此，網(wǎng)絡(luò)信息安全這個(gè)名詞逐漸進(jìn)入人們的眼球。證私密信息不被外界竊取已經(jīng)成為現(xiàn)在學(xué)者們研究的重點(diǎn)項(xiàng)目。本課題正是在這樣的背景下提出的，目的是基于VerilogHDL設(shè)計(jì)一個(gè)AES加密電路。過程中的主要內(nèi)容包括AES加密算法的原理分析和優(yōu)化設(shè)計(jì)，以及后續(xù)的硬件實(shí)現(xiàn)。路的核心就是AES加密算法的實(shí)現(xiàn)。因此，本文先對(duì)AES算法的原理進(jìn)行了介紹，包括S-盒、行列?；旌献儞Q及AES流水線結(jié)構(gòu)等。Modelsim仿真作了一一介紹。最后給出了用SYNOPSYS的DC和ASTRO進(jìn)行綜合以及自動(dòng)布線的設(shè)

　　

【正文】 成賢學(xué)院畢業(yè)論文 17 圖 38 列混合變換過程 圖 39 列混合變換 Mixcolumns 模塊外部接口 圖 310 列混合變換 Mixcolumns 模塊仿真波形 密 鑰擴(kuò)展模塊設(shè)計(jì) keysched 密鑰擴(kuò)展模塊是整個(gè) AES 加密電路中比不可少的一部分， AES 算法的可靠性就是依賴于密鑰的保密程度。在 AES 算法中，初始密鑰通過密鑰擴(kuò)展模塊進(jìn)行變換，從而產(chǎn)生每一輪加密運(yùn)算中所需要的輪密碼。密鑰的擴(kuò)展根據(jù)擴(kuò)展時(shí)序又能夠被分成非并行擴(kuò)展和并行擴(kuò)展。 并行擴(kuò)展：輪運(yùn)算與子密鑰的生成是同步的，即每一輪輪運(yùn)算開始的同時(shí)，下一輪運(yùn)算所需要的子密鑰也相應(yīng)地產(chǎn)生了。 非并行擴(kuò)展：子密鑰生成和輪運(yùn)算過程是不同步的，密鑰擴(kuò)展模塊單獨(dú)運(yùn)行，并將生成的各輪子密鑰進(jìn)行存儲(chǔ)，然后供各輪加解密運(yùn)算使用。 S’0,0 S’0,1 S’0,2 S’0,3 S’1,0 S’1,1 S’1,2 S’1,3 S’2,0 S’2,1 S’2,2 S’2,3 S’3,0 S’3,1 S’3,2 S’3,3 S0,0 S0,1 S0,2 S0,3 S1,0 S1,1 S1,2 S1,3 S2,0 S2,1 S2,2 S2,3 S3,0 S3,1 S3,2 S3,3 S0,0 S1,0 S2,0 S3,0 S’0,0 S’1,0 S’2,0 S’3,0 Mixcolumns clk reset start_i data_i[127...0] decrypt_i ready_o data_o[127...0] 東南大學(xué)成賢學(xué)院畢業(yè)論文 18 這 兩種密鑰擴(kuò)展方案理論上都是可行的，然而并行擴(kuò)展密鑰在解密過程中的第一個(gè)子密鑰是加密過程中最后一輪的子密鑰，因此，解密過程就必須要在這一輪加密結(jié)束后才能開始。同時(shí)解密過程還需要與之匹配的解密密鑰的擴(kuò)展電路，這就造成了一定的資源浪費(fèi)。相比較而言非并行擴(kuò)展就不存在這樣的問題，所以，本課題采用的是非并行擴(kuò)展方案。密鑰擴(kuò)展模塊狀態(tài)機(jī)及外部接口分別如圖 31312 所示，仿真波形如圖 313 所示。 圖 311 keysched 模塊狀態(tài)機(jī) 圖 312 keysched 模塊外部接口 圖 313 keysched 模塊仿真波形 加密模塊 Testbench設(shè)計(jì) 該模塊的目的就是驗(yàn)證在給予 AES 加密模塊相同的明文、完全一致的密鑰時(shí)，輸出結(jié)果是否相同。驗(yàn)證過程的原理如圖 314 所示。 Testbench 模塊仿真波形如圖 315 所示。 000 100 001 010 011 clk reset start_i last_key_i[127...0] round_i[3...0] sbox_data_i[7...0] ready_o sbox_access_o sbox_data_o[7...0] sbox_decrypt_o new_key_o[127...0] 東南大學(xué)成賢學(xué)院畢業(yè)論文 19 圖 314 Testbench 驗(yàn)證原理圖 圖 315 Testbench 仿真波形 AES 1 AES 2 激 勵(lì) 算法轉(zhuǎn)換 檢 查 輸 出 結(jié) 果 東南大學(xué)成賢學(xué)院畢業(yè)論文 20 第四章 AES 加密系統(tǒng)的綜合與布局 布線 綜合及布線開發(fā)工具的介紹 Synopsys DC Design Compile，簡稱 DC，它是 synopsys 的綜合軟件和優(yōu)化工具，它能夠把寄存器 (RTL)級(jí)的代碼轉(zhuǎn)化為門級(jí)網(wǎng)表。綜合過程包括轉(zhuǎn)譯（ Translation）、優(yōu)化 (Opitimization)和映射 (Mapping)這三個(gè)步驟。轉(zhuǎn)譯是軟件根據(jù)預(yù)設(shè)自動(dòng)地將硬件描述語言翻譯成與其相對(duì)應(yīng)的功能模塊（包括模塊之間的拓?fù)浣Y(jié)構(gòu)）的過程。優(yōu)化：綜合器根據(jù)外部施加的一定條件（包括時(shí)序和電路面積的限制等），按照預(yù)定的算法對(duì)轉(zhuǎn) 譯的結(jié)果進(jìn)行邏輯優(yōu)化。映射：綜合器根據(jù)外部施加的一定條件（包括時(shí)序和電路面積的限制等），從已知的工藝庫中搜索符合條件的元器件來組成實(shí)際電路。 在使用 synopsys DC 進(jìn)行綜合時(shí)，工藝庫，目標(biāo)庫，標(biāo)志庫等參數(shù)是必不可少的， DC 工具在工作時(shí)就是根據(jù)這些參數(shù)來確定所使用的相關(guān)算法及優(yōu)化方案的。 Synopsys Astro Synopsys Astro 是 一個(gè) 優(yōu)化、布局、布線的設(shè)計(jì)環(huán)境 ，它是 為超深亞微米（ UDSM） IC 設(shè)計(jì) 訂制的 。它能夠 滿足 5 千萬門 級(jí) 、時(shí)鐘頻率 達(dá)到 GHz 等 技術(shù)需求 。 得益于 Synopsys 的兩項(xiàng)新技術(shù)（ PhySiSys和 Milkyway DUO 結(jié)構(gòu) ）， Astro 擁有優(yōu)秀的優(yōu)化及布局布線能力。 綜合和布局布線 過程概述 本次試驗(yàn)利用 DC 實(shí)現(xiàn)生成 .v， .sdf 和 .sdc 文件，然后利用 Astro 進(jìn)行版圖的生成。 DesignCompiler可以針對(duì)層次化的組合電路或者時(shí)序電路的速度、面積和可布性進(jìn)行優(yōu)化，按照所定義的電路的測量特征所達(dá)到的目標(biāo)， DC 綜合一個(gè)電路并將其放入目標(biāo)庫，這樣可以生成適用于計(jì)算機(jī)輔助設(shè)計(jì)工程（ CAE）工具的原理圖或網(wǎng)表。應(yīng)用 Synopsys 公司開發(fā)的后端設(shè)計(jì)工具 Astro 可以完成布局布線的設(shè)計(jì)，同時(shí) Astro 還具有時(shí)序優(yōu)化的功能，可以再一次流程中使設(shè)計(jì)電路達(dá)到預(yù)設(shè)的指標(biāo)。 DC 生成的門級(jí)電路和報(bào)告 如圖 4 4 4 44 所示，為 DC 綜合后的門級(jí)電路圖。 東南大學(xué)成賢學(xué)院畢業(yè)論文 21 圖 41 DC 綜合后門級(jí)電路圖 圖 42 AES 門級(jí)電路 1 圖 43 AES 門級(jí)電路 2 東南大學(xué)成賢學(xué)院畢業(yè)論文 22 圖 44 AES 門級(jí)電路 3 如圖 4 4 47 所示，為 DC 過程生成的報(bào)告。 圖 45 面積報(bào)告 圖 46 規(guī)則約束報(bào)告 東南大學(xué)成賢學(xué)院畢業(yè)論文 23 圖 47 時(shí)序報(bào)告 Astro 版圖生成流程 一、 準(zhǔn)備 Verilog SDC 文件 ； 二、布局規(guī)劃 TDF 文件 FloorplanDesignSetup PadFiller 單元 PadRing Macro 單元 ； 三、布局 ，同時(shí)進(jìn)行第一次優(yōu)化 ； 四、時(shí)鐘 和 綜合 clockskewTiming ； 五、布線 進(jìn)行一次全局布線 ； Astro 生成的版圖 如圖 48 所示，為 AES 加密電路的最終版圖。 東南大學(xué)成賢學(xué)院畢業(yè)論文 24 圖 48 Astro 生成的版圖 東南大學(xué)成賢學(xué)院畢業(yè)論文 25 第五章 總結(jié)與展望 全文總結(jié) 隨著技術(shù)的發(fā)展，計(jì)算機(jī)的處理速度飆升，網(wǎng)絡(luò)數(shù)據(jù)的交換成倍增長，電子商務(wù)也逐漸普及。所有的這一切都是信息化時(shí)代最鮮明的標(biāo)志，與此同時(shí)，數(shù)據(jù)的安全性越來越被人們重視，不能保證數(shù)據(jù)的安全，信息化就只能舉步維艱。在這個(gè)背景下，本課題選擇了對(duì)現(xiàn)今最高級(jí)的 AES 加密算法進(jìn)行研究。并用 ASIC 方法實(shí)現(xiàn) AES 加密電路。本課題主要研究內(nèi)容如下： 對(duì)密碼學(xué)理論的發(fā)展歷史及現(xiàn)狀進(jìn)行介紹，并分析了相關(guān)的應(yīng)用領(lǐng)域，對(duì)現(xiàn)今市場上的 AES 加密標(biāo)準(zhǔn)做了研究，分析了軟、硬件實(shí)現(xiàn)的優(yōu)缺 點(diǎn)，在此基礎(chǔ)上確定了用 ASIC 方式實(shí)現(xiàn) AES 加密電路。 通過查閱資料，對(duì) AES 加密算法進(jìn)行了從數(shù)學(xué)基礎(chǔ)到算法流程的詳細(xì)的研究，并將 AES 加密算法分成 7 個(gè)模塊。然后用 Verilog HDL 語言分別對(duì)其進(jìn)行描述，并通過 Modelsim 仿真工具完成仿真驗(yàn)證。最后利用 Synopsys DC 和 Astro 分別完成 AES 加密電路的綜合和布局布線工作，得到最終的 AES加密電路的版圖。 展望 加密、破解這兩者就好似彈與甲一樣，兩者相互對(duì)立，并在相互競爭中螺旋上升。 AES 是經(jīng)過長期的實(shí)踐經(jīng)驗(yàn)檢驗(yàn)的現(xiàn)今最高 的加密標(biāo)準(zhǔn)。相當(dāng)長的時(shí)間內(nèi)， AES 走在數(shù)據(jù)攻擊的前面，其先進(jìn)性是毋庸置疑的，本課題中對(duì) AES 加密算法的挖掘也只是涉及皮毛而已，有關(guān)于加密算法相關(guān)知識(shí)還需要花大量的時(shí)間及精力去學(xué)習(xí)，只有深刻領(lǐng)會(huì)其本質(zhì)，才能脫離固有的模式，設(shè)計(jì)出更安全，更優(yōu)秀的加密電路。密碼學(xué)的研究從來沒有停止，隨著時(shí)間的推進(jìn)，技術(shù)的發(fā)展，相信未來密碼學(xué)會(huì)有新的突破。 東南大學(xué)成賢學(xué)院畢業(yè)論文 26 致 謝 光陰的流逝是客觀的，每一分，每一秒，不緊不慢，然而它卻常常被我忽略。當(dāng)我終于從考研、畢設(shè)、找工作這一件件瑣事中抽身而出時(shí)，才發(fā)現(xiàn) 四年的大學(xué)生活已然走到盡頭?？偸窃诩磳⑹サ臅r(shí)候才后悔曾今的不珍惜，面對(duì)白紙黑字，總覺得些許惆悵。感慨過后，還是重回到本篇論文，就好像一場青春舞臺(tái)劇臨近結(jié)束時(shí)，總要獻(xiàn)上一段謝幕詞一樣，在此首先要感謝畢設(shè)的責(zé)任導(dǎo)師王剛老師，王老師工作認(rèn)真，理論知識(shí)淵博，他嚴(yán)謹(jǐn)?shù)闹笇?dǎo)方式都讓我受益匪淺。王老師不僅細(xì)心解答我們畢設(shè)中遇到的問題，還時(shí)常敦促我們的畢設(shè)進(jìn)度，畢業(yè)設(shè)計(jì)能夠圓滿完成，離不開王老師的悉心教誨。其次還要感謝陳煥駒同學(xué)，由于我們的課題都是關(guān)于 AES 加密算法，畢設(shè)過程中遇到好多問題，都是在相互討論中才得以解決的。 最后，感謝和我共度大學(xué)美好時(shí)光的 20xx 屆電子科學(xué)與技術(shù)專業(yè)的同學(xué)們，感謝電子工程系的所有授課老師，感謝在背后支持我的親人和朋友。 東南大學(xué)成賢學(xué)院畢業(yè)論文 27 參考文獻(xiàn) [1] 集成電路 CAD 與實(shí)踐，李冰編著，電子工業(yè)出版社， 20xx [2] AES 算法的安全性分析及其優(yōu)化改進(jìn)，賈旭，吉林大學(xué)， 20xx [3] 基于 VERILOG 的 AES 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