【正文】 ，首先定義設(shè)計的所有時鐘，對各時鐘域內(nèi)的同步元件進行分組，對分組附加周期約束，然后對FPGA/CPLD輸入輸出PAD附加偏移約束、對全組合邏輯的PAD TOPAD路徑附加約束。附加專門約束時，首先約束分組之間的路徑，然后約束快、慢速例外路徑和多周期路徑，以及其他特殊路徑?！局芷冢≒ERIOD）的含義】周期的含義是時序中最簡單也是最重要的含義，其它很多時序概念會因為軟件商不同略有差異，而周期的概念確是最通用的，周期的概念是FPGA/ASIC時序定義的基礎(chǔ)概念。后面要講到的其它時序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時序公式，可以用周期公式推導。周期約束是一個基本時序和綜合約束，它附加在時鐘網(wǎng)線上，時序分析工具根據(jù)PERIOD約束檢查時鐘域內(nèi)所有同步元件的時序是否滿足要求。PERIOD約束會自動處理寄存器時鐘端的反相問題，如果相鄰同步元件時鐘相位相反，那么它們之間的延遲將被默認限制為PERIOD約束值的一半。時鐘的最小周期為：TCLK = TCKO +TLOGIC +TNET +TSETUP －TCLK_SKEWTCLK_SKEW =TCD2 －TCD1其中TCKO為時鐘輸出時間，TLOGIC為同步元件之間的組合邏輯延遲，TNET為網(wǎng)線延遲，TSETUP為同步元件的建立時間，TCLK_SKEW為時鐘信號延遲的差別。數(shù)據(jù)和時鐘之間的約束：OFFSET和SETUP、HOLD時間為了確保芯片數(shù)據(jù)采樣可靠和下級芯片之間正確的交換數(shù)據(jù)，需要約束外部時鐘和數(shù)據(jù)輸入輸出引腳之間的時序關(guān)系（或者內(nèi)部時鐘和外部輸入/輸出數(shù)據(jù)之間的關(guān)系，這僅僅是從采用了不同的參照系罷了）。約束的內(nèi)容為告訴綜合器、布線器輸入數(shù)據(jù)到達的時刻，或者輸出數(shù)據(jù)穩(wěn)定的時刻，從而保證與下一級電路的時序關(guān)系。這種時序約束在Xilinx中用Setup to Clock（edge），Clock（edge） tohold等表示。在Altera里常用tsu (Input Setup Times)、th (Input Hold Times)、tco(Clock to OutDelays)來表示。很多其它時序工具直接用setup和hold表示。其實他們所要描述的是同一個問題，僅僅是時間節(jié)點的定義上略有不同。下面依次介紹。關(guān)于輸入到達時間，這一貼估計問題比較多，看起來也比較累，但是沒有辦法，這些都是時序的基本概念啊。搞不清楚，永遠痛苦，長痛不如短痛了，呵呵。Xilinx的輸入到達時間的計算定義的含義是輸入數(shù)據(jù)在有效時鐘沿之后的TARRIVAL時刻到達。則，TARRIVAL=TCKO+TOUTPUT+TLOGIC 公式1根據(jù)周期（Period）公式，我們可以得到：Tcko+Toutput+Tlogic+Tinput+TsetupTclk_skew=Tclk。 公式2將公式1代入公式2：Tarrival+Tinput+TsetupTclk_skew=Tclk, 而Tclk_skew滿足時序關(guān)系后為負，所以TARRIVAL +TINPUT+TSETUP TCLK公式3，這就是Tarrival應該滿足的時序關(guān)系。其中TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，TSETUP為輸入同步元件的建立時間。數(shù)據(jù)延時和數(shù)據(jù)到達時間的關(guān)系TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值TDELAY_MAX與輸入數(shù)據(jù)到達時間TARRIVAL的關(guān)系：TDELAY_MAX+TARRIVAL=TPERIOD 公式4所以：TDELAYTDELAY_MAX=TPERIOD－TARRIVAL 要求輸出的穩(wěn)定時間從下一級輸入端的延遲可以計算出當前設(shè)計輸出的數(shù)據(jù)必須在何時穩(wěn)定下來，根據(jù)這個數(shù)據(jù)對設(shè)計輸出端的邏輯布線進行約束，以滿足下一級的建立時間要求，保證下一級采樣的數(shù)據(jù)是穩(wěn)定的。計算要求的輸出穩(wěn)定時間的公式推導如下：定義：TSTABLE = TLOGIC +TINPUT +TSETUP從前面帖子介紹的周期（Period）公式，可以得到(其中TCLK_SKEW＝TCLK1－TCLK2)：TCLK＝TCKO＋TOUTPUT+TLOGIC+TINPUT+TSETUP+TCLK_SKEW將TSTABLE的定義代入到周期公式，可以得到：TCLK=TCKO+TOUTPUT+TSTABLE+TCLK_SKEW所以，TCKO +TOUTPUT+TSTABLETCLK 這個公式就是TSTABLE必須要滿足的基本時序關(guān)系，即本級的輸出應該保持怎么樣的穩(wěn)定狀態(tài)，才能保證下級芯片的采樣穩(wěn)定。有時我們也稱這個約束關(guān)系是輸出數(shù)據(jù)的保持時間的時序約束關(guān)系。只要滿足上述關(guān)系，當前芯片輸出端的數(shù)據(jù)比時鐘上升沿提早TSTABLE時間穩(wěn)定下來，下一級就可以正確地采樣數(shù)據(jù)。其中TOUTPUT為設(shè)計中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，TCKO為同步元件時鐘輸出時間?！緦嵤┥鲜黾s束的方法和命令】實施上述約束的基本方法是，根據(jù)已知時序信息，推算需要約束的時間值，實施約約束。具體的說是這樣的，首先對于一般設(shè)計，首先掌握的是TCLK,這個對于設(shè)計者來說是個已知量。前面介紹公式和圖中的TCKO和TSETUP（注：有的工具軟件對TCKO和TSETUP的定義與前面圖形不同，還包含了到達同步器件的一段logic的時延）是器件內(nèi)部固有的一個時間量，一般我們選取典型值，對于FPGA，這個量值比較小，一般不大于1~2ns。比較難以確定的是TINPUT和TOUTPUT兩個時間量。約束輸入時間偏移，需要知道TINPUT，TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，PAD的延時也根據(jù)器件型號也有典型值可選，但是到達輸入端的組合邏輯電路和網(wǎng)線的延時就比較難以確定了，只能通過靜態(tài)時序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗和試探的成分在里面。約束輸出時間偏移，需要知道TOUTPUT，TOUTPUT為設(shè)計中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，仍然是到達輸出端的組合邏輯電路和網(wǎng)線的延時就比較難以確定，需要通過靜態(tài)時序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗和試探的成分在里面。約束的具體命令根據(jù)約束工具不同而異，首先說使用Xilinx器件的情況下，實施上述約束的命令和方法。Xilinx把上述約束統(tǒng)稱為：OFFSET約束（偏移約束），一共有4個相關(guān)約束屬性：OFFSET_IN_BEFORE、OFFSET_IN_AFTER、OFFSET_OUT_BEFORE和OFFSET_OUT_AFTER。其中前兩個屬性叫做輸入偏移（OFFSET_IN）約束，基本功能相似，僅僅是約束取的參考對象不同而已。后兩個屬性叫做輸出偏移（OFFSET_OUT）約束，基本功能相似，也是約束取的參考對象不同而已。為了便于理解，舉例說明。輸入偏移約束例：時鐘周期為20ns，前級寄存器的TCKO選則1ns，前級輸出邏輯延時TOUTPUT為3ns，中間邏輯TLOGIC的延時為10ns，那么TARRIVAL=14ns，于是可以在數(shù)據(jù)輸入引腳附加NET DATA_IN OFFET=IN14nsAFTER CLK約束，也可以使用OFFSET_IN_BEFORE對芯片內(nèi)部的輸入邏輯進行約束，其語法如下：NET DATA_IN OFFET=INTDELAY BEFORE CLK其中TDELAY為要求的芯片內(nèi)部輸入延遲，其最大值與輸入數(shù)據(jù)到達時間TARRIVAL的關(guān)系如帖6所述:TDELAY_MAX + TARRIVAL = TPERIOD,所以TDELAY TPERIOD TARRIVAL = 20 14 =6 ns.輸出偏移約束例：設(shè)時鐘周期為20ns，后級輸入邏輯延時TINPUT為4ns、建立時間TSETUP為1ns，中間邏輯TLOGIC的延時為10ns，那么TSTABLE=15ns，于是可以在數(shù)據(jù)輸入引腳附加NET DATA_OUT OFFET=OUT15nsBEFORE CLK約束，也可以直接對芯片內(nèi)部的輸出邏輯直接進行約束，NET DATA_OUT OFFET=OUTTOUTPUT_DELAYAFTER CLK，其中TOUTPUT_DELAY為要求的芯片內(nèi)部輸出延遲，其最大值與要求的輸出數(shù)據(jù)穩(wěn)定時間TSTABLE的關(guān)系為：TOUTPUT_DELAY_MAX+TSTABLE= TPERIOD.TOUT_DELAY TPERIOD TSTABLE = 20 15 = 5ns【Altera對應的時序概念】前面首先介紹的第一個時序概念是周期，Period，這個概念是FPGA/ASIC通用的一個概念，各方的定義相當統(tǒng)一，至多是描述方式不同罷了，所有的FPGA設(shè)計都首先要進行周期約束，這樣做的好處除了在綜合與布局布線時給出規(guī)定目標外，還能讓時序分析工具考察整個設(shè)計的Fmax等。Altera的周期定義公式描述如下：Clock Period = Clktoout + Data Delay + Setup Time Clk Skew 即，Tclk = Tco + B + Tsu (EC)Fmax = 1/Tclk對比一下前面的介紹，只要理解了B包含了兩級寄存器之間的所有l(wèi)ogic和net的延時就會發(fā)現(xiàn)與前面公式完全一致。一個設(shè)計的Fmax在時序報告，或者在圖形界面觀察。以Quartus2為例，在圖形界面的觀察方法是，編譯實現(xiàn)完成后，展開Compilation Report下面的TimingAnalyses，單擊Fmax（not include delays to / frompins）即可。在詳細報告窗口可以觀察到影響周期惡化的10條最差時序路徑，根據(jù)這些信息可以找出關(guān)鍵路徑，進行時序分析。關(guān)于時序分析和關(guān)鍵路徑改進等內(nèi)容在后面的帖子會有專門的討論，暫時不做進一步介紹。Clock Setup Time (tsu)要想正確采樣數(shù)據(jù)，就必須使數(shù)據(jù)和使能信號在有效時鐘沿到達前就準備好，所謂時鐘建立時間就是指時鐘到達前，數(shù)據(jù)和使能已經(jīng)準備好的最小時間間隔。注：這里定義Setup時間是站在同步時序整個路徑上的，需要區(qū)別的是另一個概念Micro tsu。Microtsu指的是一個觸發(fā)器內(nèi)部的建立時間，它是觸發(fā)器的固有屬性，一般典型值小于1~2ns。在Xilinx等的時序概念中，稱Altera的Microtsu為setup時間，用Tsetup表示，請大家區(qū)分一下?；氐紸ltera的時序概念，Altera的tsu定義如下：tsu = Data Delay – Clock Delay + Micro tsuClock Hold Time tH時鐘保持時間是只能保證有效時鐘沿正確采用的數(shù)據(jù)和使能信號的最小穩(wěn)定時間。定義的公式為：tH= Clock Delay – Data Delay + Micro tH注：其中Micro tH是指寄存器內(nèi)部的固有保持時間，同樣是寄存器的一個固有參數(shù)，典型值小于1～2ns。ClocktoOutput Delay（tco） 這個時間指的是當時鐘有效沿變化后，將數(shù)據(jù)推倒同步時序路徑的輸出端的最小時間間隔。tco ＝ Clock Delay + Micro tco + Data Delay注：其中 Micor tco也是一個寄存器的固有屬性，指的是寄存器相應時鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時間參數(shù)。它與Xilinx的時序定義中，有一個概念叫Tcko是同一個概念。Pin to Pin Delay （tpd）tpd指輸入管腳通過純組合邏輯到達輸出管腳這段路徑的延時，特別需要說明的是，要求輸入到輸出之間只有組合邏輯，才是tpd延時。SlackSlack是表示設(shè)計是否滿足時序的一個稱謂，正的slack表示滿足時序（時序的余量），負的slack表示不滿足時序（時序的欠缺量）。slack的定義。Slack = Required clock period – Actual clock periodSlack = Slack clock period – (Micro tCO+ Data Delay + Micro tSU)Clock SkewClock Skew指一個同源時鐘到達兩個不同的寄存器時鐘端的時間偏移。