【正文】 ClocktoOutput Delay（tco） 這個(gè)時(shí)間指的是當(dāng)時(shí)鐘有效沿變化后，將數(shù)據(jù)推倒同步時(shí)序路徑的輸出端的最小時(shí)間間隔。 15ns約束輸出時(shí)間偏移，需要知道TOUTPUT，TOUTPUT為設(shè)計(jì)中連接同步元件輸出端的組合邏輯、網(wǎng)線和PAD的延遲之和，仍然是到達(dá)輸出端的組合邏輯電路和網(wǎng)線的延時(shí)就比較難以確定，需要通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探的成分在里面。周期約束是一個(gè)基本時(shí)序和綜合約束，它附加在時(shí)鐘網(wǎng)線上，時(shí)序分析工具根據(jù)PERIOD約束檢查時(shí)鐘域內(nèi)所有同步元件的時(shí)序是否滿足要求。通過附加約束可以控制邏輯的綜合、映射、布局和布線，以減小邏輯和布線延時(shí)，從而提高工作頻率。 通過拆分組合邏輯的方法來減小延時(shí)圖6 時(shí)鐘存在延時(shí)且保持時(shí)間不滿足要求說明了延時(shí)沒有疊加效應(yīng)。 建立時(shí)間與保持時(shí)間QUOTE:你說的保持時(shí)間應(yīng)該指的是輸入引腳的保持時(shí)間：tH = clock to destination register delay + micro hold delay of destination register pin to register delay如果你正確設(shè)置了convert_clk 和out_clk的時(shí)序分析參數(shù)，在時(shí)序分析報(bào)告中應(yīng)該看到滿足時(shí)序要求的結(jié)果：Clock Setup ：39。 這樣做可以防止由于異步輸入信號(hào)對于本級時(shí)鐘可能不滿足建立保持時(shí)間而使本級觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。甚至如果這種錯(cuò)誤足夠劇烈，導(dǎo)致了inv1和inv2組成的keeper發(fā)生了翻轉(zhuǎn)，從而徹底改變了Q的正確值，就會(huì)導(dǎo)致輸出不正確。為使問題簡化，假設(shè)Clock的到達(dá)時(shí)刻為傳輸門A關(guān)閉、傳輸們B打開的時(shí)刻。建立時(shí)間和保持時(shí)間圖1建立時(shí)間（setup time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果建立時(shí)間不夠，數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被打入觸發(fā)器；保持時(shí)間（hold time）是指在觸發(fā)器的時(shí)鐘信號(hào)上升沿到來以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間，如果保持時(shí)間不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。如果Data沒有在這之前足夠早的時(shí)刻到達(dá)，那么很有可能內(nèi)部的feedback線路上的電壓還沒有達(dá)到足夠使得inv1翻轉(zhuǎn)的地步（因?yàn)閕nv0有延時(shí)，Data有slope，傳輸門B打開后原來的Q值將通過inv2迫使feedback保持原來的值）。當(dāng)然，如果這種錯(cuò)誤電壓不是足夠大到能夠改變keeper的值，就不會(huì)影響到Q的正確輸出。兩級觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下一個(gè)脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到來時(shí)，第二級觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。所以要求的最小時(shí)鐘周期即為T=Tcq+Tpd+TsetupTcd時(shí)鐘周期為T,觸發(fā)器D1的時(shí)鐘沿到來到觸發(fā)器Q變化的時(shí)間Tco（CLKQ）最大為T1max,最小為T1min,邏輯組合電路的延遲時(shí)間最大為T2max，最小為T2min，問觸發(fā)器D2的建立時(shí)間和保持時(shí)間。 convert_clk39。 下面通過時(shí)序圖來分析：設(shè)第一個(gè)觸發(fā)器的輸入為D1，輸出為Q1,第二個(gè)觸發(fā)器的輸入為D2，輸出為Q2； still u face hold violations, u can manully work on it to fix. Manually place the cells to avoid hold violations, or in the worst case, u can keep some buffers in the datapath to avoid hold violations (but be sure setup timing is not effected.)you said If a chip is done with hold violations, JUST DUMP the chip. why can39。(2)獲得正確的時(shí)序分析報(bào)告幾乎所有的FPGA設(shè)計(jì)平臺(tái)都包含靜態(tài)時(shí)序分析工具，利用這類工具可以獲得映射或布局布線后的時(shí)序分析報(bào)告，從而對設(shè)計(jì)的性能做出評估。PERIOD約束會(huì)自動(dòng)處理寄存器時(shí)鐘端的反相問題，如果相鄰?fù)皆r(shí)鐘相位相反，那么它們之間的延遲將被默認(rèn)限制為PERIOD約束值的一半。公式1根據(jù)周期（Period）公式，我們可以得到：Tcko+Toutput+Tlogic+Tinput+TsetupTclk_skew=Tclk。約束的具體命令根據(jù)約束工具不同而異，首先說使用Xilinx器件的情況下，實(shí)施上述約束的命令和方法。tco ＝ Clock Delay + Micro tco + Data Delay注：其中 Micor tco也是一個(gè)寄存器的固有屬性，指的是寄存器相應(yīng)時(shí)鐘有效沿，將數(shù)據(jù)送到輸出端口的內(nèi)部時(shí)間參數(shù)。定義的公式為：tH= Clock Delay – Data Delay + Micro tH注：其中Micro tH是指寄存器內(nèi)部的固有保持時(shí)間，同樣是寄存器的一個(gè)固有參數(shù)，典型值小于1～2ns。(EC)Fmax約束輸入時(shí)間偏移，需要知道TINPUT，TINPUT為輸入端的組合邏輯、網(wǎng)線和PAD的延遲之和，PAD的延時(shí)也根據(jù)器件型號(hào)也有典型值可選，但是到達(dá)輸入端的組合邏輯電路和網(wǎng)線的延時(shí)就比較難以確定了，只能通過靜態(tài)時(shí)序分析工具分析，或者通過底層布局布線工具量取，有很大的經(jīng)驗(yàn)和試探的成分在里面。后面要講到的其它時(shí)序約束都是建立在周期約束的基礎(chǔ)上的，很多其它時(shí)序公式，可以用周期公式推導(dǎo)。有些人不知道何時(shí)該添加約束，何時(shí)不需要添加？有些人認(rèn)為低速設(shè)計(jì)不需要時(shí)序約束？關(guān)于這些問題，希望下面關(guān)于約束作用的論述能夠有所幫助！【附加約束的基本作用】：(1)提高設(shè)計(jì)的工作頻率對很多數(shù)字電路設(shè)計(jì)來說，提高工作頻率非常重要，因?yàn)楦吖ぷ黝l率意味著高處理能力。be found atA2：1) What causes HOLD VIOLATIONS in DESIGN.Simply, data should be hold for some time (hold time) after the edge of the clock. So, if the data changes with the hold time might cause violation. In general, holdtime will be fixed during backend work (during PNR) while buildingclock tree. If u r a frontend designer, concentrate on fixing setup time violations rather than hold violations. 2) How it effects DESIGN.If a chip is done with some setup violations it can work by reducing the frequency.If achip is done with hold violations, JUST DUMP the chip. This is how it effects at the end of the day. Hold vilations needs to be fixed. 3) What changes need to be done to make DESIGN work.PNR tools will route and place the cells in such a way that no timing violations will occur. If我們通過給綜合器加適當(dāng)?shù)募s束（約束要適量，一般以加5%裕量較為合適，比如電路工作在100Mhz，則加約束加到105Mhz就可以了，過大的約束效果反而不好，且極大增加綜合時(shí)間）可以將相關(guān)的邏輯在布線時(shí)盡量布的靠近一點(diǎn)，從而減少走線的時(shí)延。 從上式也可以看出如果Tpd＝0也就是時(shí)鐘的延時(shí)為0那么同樣是要求Tco＋T2minT4，但是在實(shí)際的應(yīng)用中由于T2的延時(shí)也就是線路的延時(shí)遠(yuǎn)遠(yuǎn)大于觸發(fā)器的保持時(shí)間即T4所以不必要關(guān)系保持時(shí)間。 從上面的時(shí)序圖中也可以看出，D2的建立時(shí)間與保持時(shí)間與D1的建立與保持時(shí)間是沒有關(guān)系的，而只和D2前面的組合邏輯和D1的數(shù)據(jù)傳輸延時(shí)有關(guān)，這也是一個(gè)很重要的結(jié)論。下面這個(gè)來自：時(shí)鐘是整個(gè)電路最重要、最特殊的信號(hào)，系統(tǒng)內(nèi)大部分器件的動(dòng)作都是在時(shí)鐘的跳變沿上進(jìn)行, 這就要求時(shí)鐘信號(hào)時(shí)延差要非常小,否則就可能造成時(shí)序邏輯狀態(tài)出錯(cuò)；因而明確FPGA設(shè)計(jì)中決定系統(tǒng)時(shí)鐘的因素，盡量較小時(shí)鐘的延時(shí)對保證設(shè)計(jì)的穩(wěn)定性有非常重要的意義。保持時(shí)間 Thold2 （Tco1＋T1）。注意這里說的建立時(shí)間和保持時(shí)間都是針對時(shí)鐘而言的，在進(jìn)行時(shí)序約束時(shí)所指的就是這種，而很多網(wǎng)友以前學(xué)習(xí)的建立時(shí)間保持時(shí)間的概念是針對信號(hào)而言的，所指的對象不同，分析出來的結(jié)論完全相反，一定注意不要混淆。這就是為什么要用兩級觸發(fā)器來同步異步輸入信號(hào)。如果這種變化足夠大、時(shí)間足夠長的話，很有可能將feedback從原本正確的低電壓拉到較高電壓的電壓。如圖1 。如果這種競爭的情況發(fā)生，Q的舊值將有可能獲勝，使Q不能夠寄存住正確的Data值；當(dāng)然如果feedback上的電壓已經(jīng)達(dá)到了足夠大的程度也有可能在競爭中取勝，使得Q能夠正確輸出。同步器有效的條件：第一級觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級觸發(fā)器的建立時(shí)間 = 時(shí)鐘周期。 、Clock Hold ：39。 建立時(shí)間（Tsu：set uptime）是指在時(shí)鐘沿到來之前數(shù)據(jù)從不穩(wěn)定到穩(wěn)定所需的時(shí)間，如果建立的時(shí)間不滿足要求那么數(shù)據(jù)將不能在這個(gè)時(shí)鐘上升沿被穩(wěn)定的打入觸發(fā)器；保持時(shí)間（Th：holdtime）是指數(shù)據(jù)穩(wěn)定后保持的時(shí)間，如果保持時(shí)間不滿足要求那么數(shù)據(jù)同樣也不能被穩(wěn)定的打入觸發(fā)器。 綜上所述，如果不考慮時(shí)鐘的延時(shí)那么只需關(guān)心建立時(shí)間，如果考慮時(shí)鐘的延時(shí)那么更需關(guān)心保持時(shí)間。由于一般同步電路都不止一級鎖存（如圖8），而要使電路穩(wěn)定工作，時(shí)鐘周期必須滿足最大延時(shí)要求，縮短最長延時(shí)路徑，才可提高電路的工作頻率。t reducing the frequency to settle the hold violation as setup violation ?could you explain it clearer ?Equation for Setup TimeTclk Tclktoq + Tlogic + Tsetup + Tskew + TjitterEquation for Hold TimeTclktoq + Tlogic Tskew TholdNote that Hold Time equation is independent of clk frequency( Time period Tclk)key things to note from above equationsa) once the silicon es back , if u have setup time problem , u canincrease the clock period (Tclk) to fix it , whereas if u have holdtime problem , its a more serious problem and u will need a newmetal fix tapeout . ( But u can still test the current chip using Low supply voltage,or High temperature or SS corner part that decrease hold time violation) Hi koggestone, It is nice information. Could you please give us more information on u will need a new metal fix tapeout .