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2025-03-25 01:56本頁面
【正文】 ivide（MAX downto 1）為a，divide（MAX downto 2）為b，divide（MAX downto 0）－1為c。$@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__ $@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__$@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__ $@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__計數(shù)器周期都為0到c。等占空比的偶數(shù)分頻很容易實現(xiàn)，在此不加敘述。對奇數(shù)分頻，只需當q0_count＜a時q0輸出高電平，當q1_count＝a－1時q1輸出一個周期的高電平，其他情況下q0和q1都為低電平，然后把q0和q1邏輯或，所得的輸出fo就是所需的基數(shù)分頻時鐘信號。$@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__ $@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__$@%^W$^SDFGS^$%^amp。$^%$%^$%$%345__計數(shù)器周期為0到c。如果整數(shù)部分是偶數(shù)，只需當q0_count＜b時q0輸出高電平，當b≤q1_count＜a＋b時q1輸出高電平，其他情況下，q0和q1都為低電平；如果整數(shù)部分是奇數(shù)，只需當q0_coun≤b時q0輸出高電平，當b≤q1_count≤a＋b輸出高電平，其他情況下q0和q1都為低電平，然后把q0和q1邏輯或所得輸出f0即所需的半整數(shù)分頻時鐘信號。latch與DFF的區(qū)別 收集了一下網(wǎng)上資源，總結如下：latch由電平觸發(fā)，非同步控制。在使能信號有效時latch相當于通路，在使能信號無效時latch保持輸出狀態(tài)。DFF由時鐘沿觸發(fā)，同步控制。latch容易產(chǎn)生毛刺（glitch），DFF則不易產(chǎn)生毛刺。如果使用門電路來搭建latch和DFF，則latch消耗的門資源比DFF要少，這是latch比DFF優(yōu)越的地方。所以，在ASIC中使用latch的集成度比DFF高，但在FPGA中正好相反，因為FPGA中沒有標準的latch單元，但有DFF單元，一個LATCH需要多個LE才能實現(xiàn)。latch將靜態(tài)時序分析變得極為復雜。 一般的設計規(guī)則是：在絕大多數(shù)設計中避免產(chǎn)生latch。它會讓您設計的時序完蛋，并且它的隱蔽性很強，非老手不能查出。latch最大的危害在于不能過濾毛刺。這對于下一級電路是極其危險的。所以，只要能用D觸發(fā)器的地方，就不用latch。 有些地方?jīng)]有時鐘，也只能用latch了。比如現(xiàn)在用一個clk接到latch的使能端(假設是高電平使能),這樣需要的setup時間，就是數(shù)據(jù)在時鐘的下降沿之前需要的時間，但是如果是一個DFF，那么setup時間就是在時鐘的上升沿需要的時間。這就說明如果數(shù)據(jù)晚于控制信號的情況下，只能用latch,這種情況就是，前面所提到的latch timing borrow。基本上相當于借了一個高電平時間。也就是說，latch借的時間也是有限的
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