常見面試筆試題verilog程序庫(kù)-資料下載頁(yè)
2025-03-25 01:14本頁(yè)面
【正文】 Count = Count + 139。b1。 end else if( Read_Req amp。amp。 Count 0 ) begin Data = rShift[Count]。 Count = Count 139。b1。 end /************************************/ assign FIFO_Read_Data = Data。 assign Full_Sig = ( Count == DEEP ) ? 139。b1 : 139。b0。 assign Empty_Sig = ( Count == 0 ) ? 139。b1 : 139。b0。 /************************************/ assign SQ_rS1 = rShift[1]。 assign SQ_rS2 = rShift[2]。 assign SQ_rS3 = rShift[3]。 assign SQ_rS4 = rShift[4]。 assign SQ_Count = Count。 /************************************/Endmodulefifi 2 (指針控制)module FIFO(date,q,clr,clk,we,re,ff,ef)。parameter WIDTH=8,DEEPTH=8,ADDR=3。input clk,clr。input we,re。input[WIDTH1:0] date。output ff,ef。output reg[WIDTH1:0] q。reg[WIDTH1:0] mem_date[DEEPTH1:0]。reg[ADDR1:0] waddr,raddr。 reg ff,ef。always@(posedge clk or negedge clr) //寫地址begin if(!clr) waddr=0。 else if(we==1amp。amp。ff==0) waddr=waddr+1。 else if(we==1amp。amp。ff==0amp。amp。waddr==7) waddr=0。endalways@(posedge clk)begin if(weamp。amp。!ff) mem_date[waddr]=date。 endalways@(posedge clk or negedge clr) //讀地址begin if(!clr) raddr=0。 else if(re==1amp。amp。ef==0) raddr=waddr+1。 else if(re==1amp。amp。ef==0amp。amp。raddr==7) raddr=0。endalways@(posedge clk)begin if(reamp。amp。!ef) q=mem_date[raddr]。 endalways@(posedge clk or negedge clr)begin if(!clr) ff=139。b0。 else if((we amp。 !re) amp。amp。 ((waddr==raddr1) || ((waddr==DEEPTH1) amp。amp。 (raddr==139。b0)))) ff=139。b1。 else ff=139。b0。endalways@(posedge clk or negedge clr)begin if(!clr) ef=139。b0。 else if(((!we amp。 re)amp。amp。(waddr==raddr+1)||((raddr==DEEPTH1)amp。amp。(waddr==139。b0)))) ef=139。b1。 else ef=139。b0。endendmodule交通信號(hào)燈module jiaotong(clk,reset,lamp,downtime)。input clk,reset。 output reg [5:0]lamp。output[6:0]downtime。reg [6:0]timedown。reg[1:0]state。 reg [31:0]count1。always@(clk) //產(chǎn)生0~100s的計(jì)時(shí)begin if(reset) count1=0。 //計(jì)數(shù)器必須賦初值，否者無(wú)法進(jìn)行計(jì)數(shù) else if(count1==3239。d100) count1=0。 else count1=count1+1。endalways@(clk or count1)beginif(reset) state=0。else if(count1=3239。d1amp。amp。count1=3239。d45) state=0。else if(count1=3239。d46amp。amp。count1=3239。d50) state=1。else if(count1=3239。d51amp。amp。count1=3239。d95) state=2。else if(count1=3239。d96amp。amp。count1=3239。d100) state=3。endalways@(clk)begin case(state) //state只能在一個(gè)過(guò)程快內(nèi)被賦值，所以其復(fù)位操作放在前一個(gè)always塊中 0:begin lamp=639。b100001。 timedown=39。d45count1。end 1:begin lamp=639。b010001。 timedown=39。d50count1。end 2:begin lamp=639。b001100。 timedown=39。d95count1。end 3:begin lamp=639。b001010。 timedown=39。d100count1。end endcaseendassign downtime=timedown。endmodule仿真激勵(lì)：`timescale 1ms/1ms`include module jiaotong_tp。reg clk。 reg reset。wire [5:0]lamp。wire [6:0]downtime。 //輸出需用wire型jiaotong u1( .clk(clk), .reset(reset), .lamp(lamp), .downtime(downtime) )。initial begin clk=0。 reset=0。 500 reset=1。 500 reset=0。 //需統(tǒng)一放入beginend塊中 end always 500 clk=~clk。 initial $monitor($time,clk=%b count1=%d,clk,count1)。 //只是在調(diào)試過(guò)程中監(jiān)控count1的計(jì)數(shù)狀態(tài)endmodu
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