常見面試筆試題verilog程序庫(編輯修改稿)
2025-04-21 01:14 本頁面
【文章內(nèi)容簡介】 n==4) n=0。 else n=n+1。if(n2) count2=1。 else count2=0。 endendassign out=count1|count2。半整數(shù)分頻module fdiv5 _5(clkin,clr,clkout)input clkin,clr。 output reg clkout。reg clk1。 wire clk2。 integer count。xor xor1(clk2,clkin,clk1)always@(posedge clkout or negedge clr)begin if(~clr) begin clk1=1’b0。 end else clk1=~clk1。endalways@( posedge clk2 or negedge clr)begin if(~clr) begin count=0。 clkout=1’b0。 end else if(count==5) begin count=0。 clkout=1’b1。 end else begin count=count+1。 clkout=1’b0。 endend endmodule 小數(shù)分頻N=M/P. N為分配比，M為分頻器輸入脈沖數(shù)，P為分頻器輸出脈沖數(shù)。N=(89+91)/（9+1）= 先做9次8分頻再做1次9分頻。module fdiv8_1(clkin,rst,clkout) input clkin,rst。 output reg clkout。 reg[3:0] t1,t2。 always@(posedge clkin or posedge rst) begin if(rst) begin t1=0。t2=0。clkout=0。 end else if(t19) //t1, 0~8 begin if(t27) begin t2=t2+1。clkout=0。 end else begin t2=0。t1=t1+1。clkout=1。 end end else begin //t1, 9 if(t28) begin t2=t2+1。clkout=0。 end else begin t2=0。t1=0。clkout=1。end end endendmodule串并轉(zhuǎn)換module p2s(clk,clr,load,pi,so)input clk,clr,load。input [3:0] pi。output so。reg[3:0] r。always@(posedge clk or negedge clr)if(~clr) r= 439。h0。else if(load) r=pi。else r={r, 139。b0}。 // or r1。assign so=r[3]。endmodulemodule s2p(clk,clr,en,si,po)input clk,clr,en,si。output[3:0] po。always@(posedge clk or negedge clr)if(~clr) r=8’ho。else r={r,si}。assign po=(en) ? r : 4’h0。endmoduleb) 試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。module dff(q,qn,d,clk,set,reset)input[7:0] d,set。input clk,reset。output reg[7:0] q,qn。always @(posedge clk) beginif(reset) begin q=8’h00。 qn=8’hFF。 endelse if(set) begin q=8’hFF。 qn=8’h00。 endelse begin q=d。 qn=~d。 endendendmodule序列檢測“101”module xulie101(clk,clr,x,z)。input clk,clr,x。output reg z。reg[1:0] state,next_state。parameter s0=239。b00,s1=239。b01,s2=239。b11,s3=239。b10。always @(posedge clk or posedge clr)begin if(clr) state=s0。 else state=next_state。endalways @(state or x)begincase(state) s0:begin if(x) next_state=s1。 else next_state=s0。end s1:begin if(x) next_state=s1。 else next_state=s2。end s2:begin if(x) next_state=s3。 else next_state=s0。end s3:begin if(x) next_state=s1。 else next_state=s2。end default: next_state=s0。endcaseendalways @(state)begin case(state) s3:z=1。 default:z=0。 endcaseendendmodule 按鍵消抖1. 采用一個頻率較低的時鐘，對輸入進行采樣，消除抖動。module switch(clk,keyin,keyout)parameter COUNTWIDTH=8。input clk,keyin。 output reg keyout。 reg[COUNTWIDTH1:0] counter。wire clk_use。 //頻率較低的時鐘assign clk_use=counter[COUNTWIDTH1]。always@(posegde clk) counter=counter+1’b1。always@(posedge clk_use) keyout=keyin。endmodule2. module switch(clk,keyin,keyout)parameter COUNTWIDTH=8。input clk,keyin。 output reg keyout。 reg[COUNTWIDTH1:0] counter。initial counter=0,keyout=0,keyin=0。always@(posegde clk) if(keyin=1) begin key_m=keyin, counter=counter+1。end else counter=0。 if(keyinamp。amp。counter[m]) keyout=1。 //m定義時延endmodule數(shù)碼管顯示module number_mod_module //分別取得數(shù)字的十位和個位(CLK, RSTn, Number_Data, Ten_Data, One_Data)。 input CLK。 input RSTn。 input [7:0]Number_Data。 output [3:0]Ten_Data。 output [3:0]One_Data。 reg [31:0]rTen。 reg [
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