常見面試筆試題verilog程序庫-wenkub
2023-04-09 01:14:34 本頁面
【正文】 4: begin isDone = 139。 end //右移，最高位補0 or 1. 3: begin isDone = 139。 X = X + 139。b1。b1。d2。b1。 p = { 839。b0。d0。d0。 //指示n次循環(huán) reg isDone。 reg [7:0]a。 assign Product = isNeg ? ( ~Temp + 139。b0。b1。 else begin Temp = Temp + Mcand。 i = i + 139。 Mer = Multiplier[7] ? ( ~Multiplier + 139。輸出結(jié)果根據(jù)正負關(guān)系取得。 for(i=0,i=SIZE。input[SIZE:1] a,b?！ ?101 3 補+ 1000 8 01015 假設(shè) 3 + 8，只要將 3 轉(zhuǎn)為補碼形式，亦即 0011 = 1101，然后和 8，亦即 1000 相加就會得到 5，亦即 0101。output [3:0] sum。 //or assign {cout,sum}=dataa+datab。加減法module addsub ( input [7:0] dataa, input [7:0] datab, input add_sub, // if this is 1, add。 else result = dataa datab。 output cout。至于溢出的最高位可以無視掉。output reg[2*SIZE:1] oute。i=i+1) if(b[i]) oute=oute+(a(i1))。else if( Start_Sig ) case( i ) 0: begin isNeg = Multiplicand[7] ^ Multiplier[7]。b1 ) : Multiplier。b1。 Mer = Mer 139。 i = i + 139。 i = 239。b1 ) : Temp。 // result of A reg [7:0]s。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin i = 439。 s = 839。 X = 439。 end else if( Start_Sig ) case( i ) 0: begin a = A。d0 , B , 139。 end1: if( X == 8 ) begin X = 439。 end else if( p[1:0] == 239。 end else if( p[1:0] == 239。 end else i = i + 139。b1。b1。b0。 assign Product = p[16:1]。 reg [7:0]Dsor。 reg isDone。d0。d0。b0。b1 )。 end 1: if( Divisor Dend ) begin Q = isNeg ? ( ~Q + 139。 endelse begin Dend = Dend + Dsor。b1。b0。 assign Quotient = Q。 input clk。b00,S1=239。m=439。b0000。n=nb。yu=n。input load,clk,reset。d7。 else if(out==WIDTH1) out=439。它與環(huán)形計數(shù)器不同,后者用n位觸發(fā)器僅可表示n個狀態(tài)。always(posedge clk or negedge clr)if(!clr) q={N{1’b0}}else if(!q[0]) q={1’b1,q[N1:1]}。 endassign clkout=count[y] //y一般用count的最高位偶數(shù)分頻(8分頻，占空比50%)（計數(shù)至n1，翻轉(zhuǎn)）module count5(reset,clk,out)input clk,reset。 out=0。module count5(reset,clk,out)input clk,reset。reg count2。 else m=m+1。count2=0。 else count2=0。reg clk1。 end else clk1=~clk1。 clkout=1’b1。N=(89+91)/（9+1）= 先做9次8分頻再做1次9分頻。 always(posedge clkin or posedge rst) begin if(rst) begin t1=0。clkout=0。 end end else begin //t1, 9 if(t28) begin t2=t2+1。clkout=1。reg[3:0] r。else r={r, 139。endmodulemodule s2p(clk,clr,en,si,po)input clk,clr,en,si。assign po=(en) ? r : 4’h0。output reg[7:0] q,qn。 qn=8’h00。input clk,clr,x。b00,s1=239。always (posedge clk or posedge clr)begin if(clr) state=s0。end s1:begin if(x) next_state=s1。end s3:begin if(x) next_state=s1。 default:z=0。 output reg keyout。always(posegde clk) counter=counter+1’b1。 output reg keyout。end else counter=0。 //m定義時延endmodule數(shù)碼管顯示module number_mod_module //分別取得數(shù)字的十位和個位(CLK, RSTn, Number_Data, Ten_Data, One_Data)。 output [3:0]Ten_Data。 always ( posedge CLK or negedge RSTn ) if( !RSTn ) begin rTen = 3239。 end else begin rTen = Number_Data / 10。endmodulemodule led(CLK, Ten_Data, One_Data,led0, led1)。 reg [7:0] led0, led1。 439。d2 : led0
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