【正文】 節(jié)的高速 SRAM和 DRAM相接。 高速Select I/OTM和片上時鐘延遲鎖相環(huán) (DLL)使系統(tǒng)以最大的 RAM速度操作。 典型的 SRAM FPGA產(chǎn)品 （ 1）分布式 SelectRAM VirtexTME系列 FPGA提供了分布式的SelectRAM。 分布式 SelectRAM可以配置成一個單端 32 1 b RAM或是一個雙端 16 1 b RAM(一端讀， 一端寫 )， 或是一個單端 16 2 b RAM。 這種分布式 RAM貫穿整個芯片， 并能有效地應用于 DSP的各種應用中。 典型的 SRAM FPGA產(chǎn)品 (2) 塊狀 SelectRAM VirtexTM FPGA提供了片內(nèi)塊狀 SelectRAM。 每一塊都是一個真正的完全同步的雙端存儲器。 每一端都可采用獨立的時鐘信號進行讀／寫操作。 每一端可得到 4 K 2 K 1 K 512 8或 256 16的存儲器配置。 作為獨立的可配置端， RAM塊用作高速數(shù)據(jù)流的緩沖器， 利用不同的寬度／速度配置來獲取數(shù)據(jù)。 這些塊狀RAM可以組合產(chǎn)生更寬、 更深的存儲器 典型的 SRAM FPGA產(chǎn)品 真正的雙端塊狀 SelectRAM能夠用獨立的時鐘實現(xiàn) FIFO， 時鐘頻率為 250 MHz(VirtexTM系列采用頻率為 170 MHz的時鐘信號 )。 因為更新存儲器不需要延遲， 所以， 塊狀 RAM在許多網(wǎng)絡和通信應用中有較大優(yōu)勢。 VirtexTME系列 FPGA芯片內(nèi)有大的塊狀SelectRAM。 其塊狀 SelectRAM按列排列。 每個SelectRAM塊有 4個 CLB高， 每列存儲器塊的高度與芯片的高度一致。 ABABBAAB數(shù)據(jù)流可可可可ABABBAAB數(shù)據(jù)流可否否否V i r t e x E雙 端塊狀 R A M端口A端口B兩 端塊狀 R A M端口A端口B圖 2 23 雙端塊狀 RAM與兩端塊狀 RAM功能比較 典型的 SRAM FPGA產(chǎn)品 每個塊狀 RAM都是一個完全同步的雙端 4096 b RAM。 它 的每一端都有一個獨立的控制信號。 并且其兩端的數(shù)據(jù)寬度可以獨立配置 。 圖 2 23給出了其與兩端塊狀 RAM的功能比較 。 全雙端RAM的數(shù)據(jù)流可由 A到 B、 由 B到 A、 由 A到 A、 由 B到 B。 而一個兩端存儲器的數(shù)據(jù)流只有一種形式 ， 即由 A到 B。 兩端存儲器在結構上需要兩倍于真正雙端存儲器的位數(shù)以及地址和數(shù)據(jù)量 。 典型的 SRAM FPGA產(chǎn)品 因此 ， 在任何配置下 ， 兩端存儲器實際上只相當于 VirtexTME真正的雙端存儲器帶寬和功效的一半 。 可以用 VirtexTME系列 FPGA的完全雙端塊狀 RAM實現(xiàn)帶寬管理。 每一個雙端塊狀 RAM可以支持 4 Kb的存儲器。 其每一端可以獨立地配置以支持不同的深度／寬度組合。 嵌入式存儲器可用于緩沖高帶寬的數(shù)據(jù)。 如圖 2 24所示是一個OC192應用中的實例， 其中， 8塊嵌入式 RAM用于緩沖內(nèi)部數(shù)據(jù)。 D L LB L V D S1 5 5 M H z 時鐘f o r w a r d e dw i t h d a t aB L V D S每對 3 1 1 M b / s32 對輸入32 對輸出D L L2X3 1 1 M H zX1 5 5 M H zX / 27 8 M H zC L B1 ∶ 2M U XD C M U X155M H z64b it78M H z128b it塊0B l oc k1塊1塊2塊3塊4塊5塊6塊7外部端口( 512 6 4)內(nèi)部端口( 256 1 28)圖 2 24 利用嵌入式 RAM緩沖高帶寬數(shù)據(jù) 典型的 SRAM FPGA產(chǎn)品 每個 VirtexTME系列 FPGA器件有八個數(shù)字延遲鎖相環(huán) (DLL)， 其中四個位于芯片的頂部， 其余四個位于芯片的低部 (見圖 2 25)。 DLL可用于減少時鐘輸入與整個芯片的時鐘輸入引腳之間的偏差。 每個 DLL可以驅動兩個全局時鐘網(wǎng)絡， DLL控制輸入時鐘和分配時鐘， 并且可以自動調(diào)整一個時鐘的延遲部分。 除了消除時鐘分布延遲， DLL還提供先進的多種時鐘控制， 可控制時鐘進行 0176。 、 90176。 、 180176。 、 270176。 相移， 并且還可以進行倍頻和 、 、 16分頻。 D L L D L L D L L D L LD L L D L L D L L D L L主 D L L次DLL次DLL圖 2 25 DLL分布框圖 典型的 SRAM FPGA產(chǎn)品 (3) 延遲鎖相環(huán) (DLL)的使用 隨著 FPGA芯片的密度越來越高 ， 片內(nèi)時鐘分配的質(zhì)量顯得更為重要 。 為支持在器件之間高帶寬數(shù)據(jù)傳輸率 ， 需要先進的時鐘管理技術 ， 其中就包括數(shù)字延遲鎖相環(huán) (DLL)技術 。 DLL電路能保證芯片的內(nèi)部時鐘和外部時鐘信號保持精確的同步 。 Xilinx公司為每個 VirtexTM器件提供了 4個200 MHz DLL。 而 VirtexTME系列 FPGA提供了8個全數(shù)字化的片上延遲鎖相環(huán) (DLL)電路 ， 頻率可達 311 MHz。 DLL電路能實現(xiàn)零傳輸延遲 ， 使分布于整個器件的時鐘引腳之間的偏差最小 ， 并能提供先進的時鐘主頻控制 。 典型的 SRAM FPGA產(chǎn)品 每個 DLL可以驅動片內(nèi)兩個全局時鐘分布網(wǎng)絡。 全局時鐘分布網(wǎng)絡可使時鐘偏移率最小。 通過控制 DLL輸出時鐘的采樣， DLL可以彌補布線網(wǎng)絡的延遲， 可以有效地消除外部輸入引腳到芯片內(nèi)各個時鐘的延遲。 除了提供相對于一個用戶源時鐘的零延遲之外， DLL還可以提供源時鐘的多種相位信號。 此外， DLL還可將時鐘信號進行倍頻和分頻 (最高可提供 16分頻 )。 典型的 SRAM FPGA產(chǎn)品 DLL可提供多種時鐘信號， 時鐘的多樣性為設計人員提供了多種設計方案。 例如， 一個 50MHz的源時鐘信號可通過 DLL進行倍頻， 驅動一個要求 100 MHz的 FPGA芯片， 這一技術可以有效地簡化設計。 總之， 利用 DLL可以有效地消除片上時鐘延遲， 設計者可以有效地簡化和提高系統(tǒng)級設計。 可 變延遲線控制邏輯C LK I NC LK O U T時鐘分配網(wǎng)絡C LK F B圖 2 26 延遲鎖相環(huán) 典型的 SRAM FPGA產(chǎn)品 圖 2 26是一個 DLL的簡化框圖， 其主要由一個可變延遲線和控制邏輯構成。 延遲線對輸入的時鐘信號 CLKIN產(chǎn)生一個延遲； 時鐘分配網(wǎng)絡將時鐘信號分配給所有內(nèi)部寄存器以及時鐘回讀引腳CLKFB。 控制邏輯必須對輸入信號和回讀時鐘信號進行采樣， 來調(diào)整延遲線 。 延遲線可以利用一個電壓控制的延遲實現(xiàn)， 或利用一串離散延遲單元構成。 為了達到最佳性能， VirtexTM DLL采用一串離散的數(shù)字延遲線。 典型的 SRAM FPGA產(chǎn)品 一個 DLL是通過在輸入時鐘和輸出時鐘之間插入延遲使兩個時鐘的上升沿一致 ， 并保證輸入時鐘信號的相位和輸出時鐘信號同相 。 當輸入的時鐘信號邊沿與回讀時鐘信號邊沿一致時 ， DLL進入“ 鎖存 ” 狀態(tài) 。 直到 DLL達到鎖存狀態(tài)之后 ， 電路才開始工作 。 因此 ， 通過 DLL的輸出時鐘可以彌補時鐘分配網(wǎng)絡中的延遲 ， 可以有效地消除源時鐘與分配到芯片內(nèi)部的時鐘的延遲 。