【正文】 DMA傳輸是一種不經(jīng)過 CPU， 在內(nèi)存和 I/O設(shè)備之間直接傳輸數(shù)據(jù)的方法 。 進(jìn)行 DMA傳輸之前要向 CPU申請使用總線并取得認(rèn)可 。 ?（ 1） HOLD（ Hold Request） 總線請求信號 。 輸入 ， 高電平有效 ， 表示有其他設(shè)備向 CPU請求使用總線 。 ?（ 2） HLDA（ Hold Acknowledge） 總線請求響應(yīng)信號 。輸出 ， 高電平有效 。 CPU在每個時鐘周期都檢測 HOLD引腳 ， 當(dāng)檢測到 該 信號 ， 并且 CPU允許其它部件占用總線 ，則在當(dāng)前總線周期的 T4狀態(tài)發(fā)送 HLDA信號 ， 同時 讓出總線使用權(quán) （ 所有三態(tài)總線處于高阻態(tài) ， 從而不影響外部的存儲器與 I/O設(shè)備交換數(shù)據(jù) ） 。 總線申請部件接到 HLDA有效信號后即可接管總線進(jìn)行操作 ， 直到操作完成 、 撤銷HOLD信號 ， CPU才重新接管總線 。 77 常用的最小模式控制總線信號歸納如下： ? 控制存儲器 /IO端口讀寫的信號： M/IO， RD， WR， BHE， DEN， DT/R， READY。 ? 用于中斷聯(lián)絡(luò)和控制的信號： INTR， INTA ， NMI。 ? 用于 DMA聯(lián)絡(luò)和控制的信號： HOLD， HLDA。 以上這些信號是構(gòu)建微型計算機(jī)系統(tǒng)的核心，后面會反復(fù)使用。 78 三、最大模式系統(tǒng) 1. 最大模式下的有關(guān)引腳信號 ⑴ QS0、 QS1 ： 指令隊列狀態(tài)信號，輸出。 用來表示總線周期的前一個狀態(tài)中指令隊列的狀態(tài)。其含義如下表所示。 QS0 QS1 意義 0 0 無操作 0 1 從指令隊列的第一個字節(jié)取走代碼 1 0 隊列為空 1 1 除第一個字節(jié)外還取走了后續(xù)代碼 ⑵ S S S0:總線周期狀態(tài)信號，輸出 。 其不同組合表示CPU在當(dāng)前總線周期所進(jìn)行的操作類型（ P35 表 26） 。 最大模式中，總線控制器 8288就是利用這些信號組合，產(chǎn)生訪問存儲器和 I/O端口的控制信號。 79 ⑶ LOCK:總線封鎖信號，輸出、低電平有效。 當(dāng)其為低電平時，系統(tǒng)中其它部件不得占有總線。 ⑷ RQ/GT RQ/GT0:總線請求 /允許信號，雙向。 這兩個引腳可供 CPU以外的兩個處理器分別通過一條申 請總線，主 CPU響應(yīng)后，在同一條線上輸出總線允許信號。 RQ／ GT0的優(yōu)先級比 RQ／ GT1的高。 總線周期狀態(tài) (S2， S1及 S0)中至少應(yīng)有一個狀態(tài)為低電平。當(dāng) S2， S1及 S0都為高電平時表明操作過程即將結(jié)束，而另一個新的總線周期尚未開始，這時稱為“ 無源狀態(tài) ”。而在總線周期的最后一個狀態(tài) (即 T4狀態(tài) )， S2， S1及 S0中只要有一個信號改變，就表明是下一個新的總線周期開始。 80 2. 8288總線控制器 81 總線狀態(tài)信號 S2， S1及 S0經(jīng) 8288的狀態(tài)譯碼器譯碼后，與輸入控制信號 AEN， CEN和 IOB相配合，產(chǎn)生總線命令和控制信號。 存儲器讀、存儲器寫 超前存儲器寫命令，它比 MWTC提前一個時鐘周期。 I/O讀、 I/O寫 超前 I/O寫命令 ,它比IOWC提前一個時鐘周期。 中斷響應(yīng)信號 總線主模塊允許 /外部數(shù)據(jù)允許雙功能信號， 8288工作于系統(tǒng)總線方式時 MCE作用，工作于 I／ O總線方式時 PDEN作用 總線方式控制信號 ,輸入。 IOB=0時， 8288工作于系統(tǒng)總線方式（多處理器系統(tǒng)）； IOB=1時， 8288工作于局部總線方式（單處理器系統(tǒng)），只用來控制 I／ O總線。 命令允許信號，高電平有效 地址允許信號 數(shù)據(jù)允許信號 82 3. 最大模式下系統(tǒng)的典型配置 典型配置： 1. 8086CPU 2. 1片時鐘發(fā)生器 8284 3. 3片地址鎖存器 8282 4. 2片總線驅(qū)動器 8286(總線數(shù)據(jù)收發(fā)器 ) 5. 1片總線控制器 8288 83 82888 84 8086CPU的工作時序 一、 8086CPU的復(fù)位操作時序 復(fù)位操作的內(nèi)容： 1. 所有內(nèi)部寄存器、標(biāo)志寄存器及 ES、 SS、 DS 、 IP清 0，指令隊列緩沖器清空， CS置全 1，即 FFFFH， 復(fù)位信號消失后，程序從 CS 16+IP即 FFFF0H地址開始執(zhí)行。 ，所 有三態(tài)輸出總 線變?yōu)楦咦锠? 態(tài) 。 開始進(jìn)入RESET階段 注意： 8086／ 8088要求復(fù)位信號 (RESET)至少有 4個時鐘周期的高電平 85 二、最小模式下的總線讀周期 8086CPU完成從存儲器或外設(shè)端口讀取數(shù)據(jù)的操作時序。 由 M/IO確定是與誰通信，在T1狀態(tài)開始變?yōu)橛行? 由 20條地址線確定，在 T1狀態(tài)開始 20位地址有效 因為總線復(fù)用，由 ALE鎖存地址，在T1狀態(tài)開始 ALE有效，在 T1狀態(tài)結(jié)束時，變?yōu)榈碗娖剑?20位地址被鎖入8282地址鎖存器。 若 CPU需要從內(nèi)存的奇地址單元或奇地址的IO端口讀取數(shù)據(jù)，則輸出 BHE=0，表示高 8位數(shù)據(jù)線上的數(shù)據(jù)有效。它和 A0分別用于奇、偶存儲體 /IO端口的選體信號。 若系統(tǒng)中有總線收發(fā)器 8286，則要用到DT/R和 DEN，控制 8286的數(shù)據(jù)傳送方向和數(shù)據(jù)選通。在 T1狀態(tài)， DT/R輸出低電平，表示總線周期為讀周期，即讓 8286接收數(shù)據(jù)。 地址信息撤消， A19/S6～ A16/S3及BHE /S7上輸出狀態(tài)信息 S7~S3，一直維持到 T4。其中 S7未賦予實際意義 AD15～ AD0進(jìn)入高阻態(tài)，為讀取數(shù)據(jù)作準(zhǔn)備。 RD開始變?yōu)榈碗娖?，此信號送到系統(tǒng)中所有存儲器和 I/O端口，但只對被地址信號選中的存儲單元或 I/O端口起作用，將讀出數(shù)據(jù)送上數(shù)據(jù)總線。 數(shù)據(jù)允許 DEN開始變?yōu)橛行У碗娖?，用來開放總線收發(fā)器 8286，以便在讀出的數(shù)據(jù)送上數(shù)據(jù)總線（ T3） 之前就打開 8286，讓數(shù)據(jù)通過。其有效電平要維持到 T4狀態(tài)中期結(jié)束。 DT/R繼續(xù)保持低電平，處于接收狀態(tài)。 內(nèi)存單元或 I/O端口將數(shù)據(jù)送到數(shù)據(jù)總線上， CPU通過 AD15～ AD0接收數(shù)據(jù)。 CPU在 T3前沿 (下降沿 )對 READY采樣。若 READY為高電平，表示存儲器或 I/O端口已準(zhǔn)備好數(shù)據(jù)， CPU在 T3態(tài)結(jié)束時讀取該數(shù)據(jù)。若 READY為低電平，則表示存儲器或外設(shè)不能如期送出數(shù)據(jù)，要求 CPU在 T3和 T4之間插入 1個或幾個等待狀態(tài) Tw。 進(jìn)入 TW狀態(tài)后， CPU在每個 TW的前沿（下降沿）采樣 READY，若為低電平，則繼續(xù)插入 TW 。 若 READY變?yōu)楦唠娖?，表示?shù)據(jù)已出現(xiàn)在數(shù)據(jù)總線上，在該 TW結(jié)束時 CPU從 AD15~AD0讀取數(shù)據(jù)。 在 T3(TW)和 T4交界的下降沿處，CPU對數(shù)據(jù)總線進(jìn)行采樣，完成讀取數(shù)據(jù)操作。在 T4狀態(tài)的后半周數(shù)據(jù)從數(shù)據(jù)總線上撤消。各控制信號和狀態(tài)信號處于無效狀態(tài)，一個讀周期結(jié)束。 86 綜上可知：在總線讀周期中， CPU在 T1狀態(tài) —— 送出地址及相關(guān)信號； T2狀態(tài) —— 發(fā)出讀命令和 8286控制命令； T TW狀態(tài) —— 等待數(shù)據(jù)的出現(xiàn)； T4狀態(tài) —— 將數(shù)據(jù)讀入 CPU。 87 三、 最小模式下的總線寫周期 88 由圖可知， 8086/8088的寫總線周期與讀總線周期有很多相似之處。和讀操作一樣，基本寫周期也包含 4個狀態(tài) T1，T2， T3和 T4。 當(dāng)存儲器或 I/O設(shè)備速度較慢時，在 T3和 T4之間插入 1個或幾個等待狀態(tài) 。 總線寫周期和讀周期相比，有幾點不同： ? 在寫周期中，由于從地址 /數(shù)據(jù)線 AD15~AD0上輸出地址（ T1態(tài)）和輸出數(shù)據(jù)（ T2態(tài) ） 是同方向的，因此，在 T2狀態(tài)不再需要像讀周期時維持一個時鐘周期的高阻態(tài)作緩沖。寫周期中， AD15~AD0在發(fā)完地址后立即轉(zhuǎn)入發(fā)數(shù)據(jù)，以使內(nèi)存或 I/O設(shè)備一旦準(zhǔn)備好就可以從數(shù)據(jù)總線上取走數(shù)據(jù)。 DT/R為高電平，表示為寫周期，控制 8286向外發(fā)送數(shù)據(jù)。 ? 寫周期中 WR信號有效， RD信號變?yōu)闊o效，但它們出現(xiàn)的時間類似。 89 四、最大模式下的總線讀周期 90 五、最小模式下的總線保持（即總線請求 /響應(yīng)）周期 91 作業(yè)： P21 3.（ 1） (1234)10= (10011010010)2 = (4D2)16 （ 2） ()10= ()2 = ()16 （ 3） ()10= ()2 = ()16 （ 4） (101011001001)2= (2761)10 = (0AC9)16 （ 5） ()16= ()10= ()2 （ 6） ()2= ()10 = ()16 4. [36]原 = [36]反 = [36]補(bǔ) =0000000000100100B [136]原 =1000000010001000B [136]反 =1111111101110111B [136]補(bǔ) =1111111101111000B 92 [1250]原 =1000010011100010B [1250]反 =1111101100011101B [1250]補(bǔ) =1111101100011110B 5. X=85 Y= 86 Z= 28673 X+Y= 1 YZ = 28587 7. (1)1000011000001001 (2)0101001001010100 (3)0010011100110000 (4)0010100110011000