項(xiàng)目十一-數(shù)字鐘組裝與調(diào)試-資料下載頁
2025-01-19 02:51本頁面
【正文】 校分、校秒 任務(wù) 3 數(shù)字鐘組裝與調(diào)試 做一做 畫 N進(jìn)制計(jì)數(shù)器原理圖 試用 74LS160分別采用置零法和置數(shù)法構(gòu)成七進(jìn)制計(jì)數(shù)器，畫出原理圖。 試用 CD4518采用置零法設(shè)計(jì)十二進(jìn)制計(jì)數(shù)器，畫出原理圖。 知識拓展 寄存器 知識拓展 寄存器 認(rèn)一認(rèn) 寄存器應(yīng)用 EWB仿真移位寄存器 知識拓展 寄存器 學(xué)一學(xué) 寄存器及分類 知識拓展 寄存器 學(xué)一學(xué) 數(shù)碼寄存器 EWB仿真數(shù)碼寄存器 知識拓展 寄存器 4位集成寄存器 74LS175的邏輯圖 知識拓展 寄存器 74LS175的引腳圖 輸入端 清 0端（ 0有效） CP脈沖（前沿） 輸出端 Q3Q2Q1Q0 原碼輸出端 CP 反碼輸出端 D3D2D1D0 數(shù)據(jù)輸入端 0123 DR知識拓展 寄存器 學(xué)一學(xué) 移位寄存器 移位寄存器： 移位寄存器內(nèi)存儲的二進(jìn)制數(shù)在移位脈沖的作用下，依次左移或右移。 電路結(jié)構(gòu) 知識拓展 寄存器 工作方式 ①串入 ―串出 ②串入 ―并出 ③并入 ― 串出 ④并入 ―并出 知識拓展 寄存器 4位移位寄存器工作狀態(tài)表 CP DI Q3 Q2 Q1 Q0 0 0 0 0 0 0 1 1 0 0 0 1 2 0 0 0 1 0 3 1 0 1 0 1 4 1 1 0 1 1 5 0 0 1 1 0 6 0 1 1 0 0 7 0 1 0 0 0 8 0 0 0 0 0 知識拓展 寄存器 移位寄存器工作波形 知識拓展 寄存器 引腳圖 認(rèn)一認(rèn) 集成移位寄存器 74LS194 知識拓展 寄存器 74LS194的引腳圖 輸入端 清 0端（ 0有效） CP脈沖（前沿） 輸出端 Q3Q2Q1Q0 輸出端 CP D3D2D1D0 并行數(shù)據(jù)輸入端 DRDIR 右移串行數(shù)據(jù)輸入端 DIL 左移串行數(shù)據(jù)輸入端 S0、 S1 控制端 知識拓展 寄存器 74LS194功能表 DRCP S1 S0 Q0 Q1 Q2 Q3 功能 0 0 0 0 0 清零 1 0 0 Q0 Q1 Q2 Q3 保持 1 0 1 DIR Q0 Q1 Q2 右移 1 1 0 Q1 Q2 Q3 DIL 左移 1 1 1 D0 D1 D2 D3 并行輸入 知識拓展 寄存器 74LS194應(yīng)用仿真 知識拓展 寄存器 做一做 D觸發(fā)器輸出狀態(tài)判斷 74LS175的初始狀態(tài) Q3Q2Q1Q0=0101，輸入D3D2D1D0=1011，問： 1. CP分別為 0、 1和下降沿（ ）時(shí)， Q3Q2Q1Q0=？ 2. CP為上升沿（ ）時(shí)， Q3Q2Q1Q0=？ 項(xiàng)目小結(jié) 1. 任意時(shí)刻輸出不僅取決于該時(shí)刻輸入信號，而且還取決于電路原來狀態(tài)的電路是時(shí)序邏輯電路。時(shí)序邏輯電路由組合邏輯電路和觸發(fā)器構(gòu)成。 2. 計(jì)數(shù)器可分為二進(jìn)制、十進(jìn)制和 N進(jìn)制。 N進(jìn)制計(jì)數(shù)器可以使用二進(jìn)制計(jì)數(shù)器和十進(jìn)制計(jì)數(shù)器，通過置零法和置數(shù)法構(gòu)成。 3. 寄存器可分為數(shù)碼寄存器和移位寄存器。兩種寄存器又有串入串出、串入并出、并入串出和并入并出四種工作方式。 4. 常見的集成時(shí)序邏輯電路有 74LS161/163四位二進(jìn)制計(jì)數(shù)器、 74LS160/162十進(jìn)制計(jì)數(shù)器、 CD4518雙十進(jìn)制計(jì)數(shù)器、74LS290二 ― 五 ― 十制計(jì)數(shù)器和 74LS194四位雙向移位寄存器等。 END 謝謝！
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