cmos反相器的分析與設(shè)計-資料下載頁
2025-01-17 03:52本頁面
【正文】 靠性：噪聲容限 ? 面向可靠性最優(yōu)的設(shè)計目標，噪聲容限最大就是使得 Vit＝VDD/2 ? 在反相器的設(shè)計中通過器件尺寸的設(shè)計保持電路滿足噪聲容限的要求 ? 利用噪聲容限的設(shè)計要求可以得到 Wp和 Wn的一個方程 ? ?? ?T N r D D T PinrT N r D D T P r T N D D T Pit rr1111= 1 1 1V K V VVKV K V V K V V VVKK?????? ?????48 反相器的速度 ? ?? ?pHL pL HpL HLpHL f2a v ,H L NL L HpL H r2a v ,L H P21111tttCVtICVtI??????????????? ? ? ?pr 22r N P1 1 12 11t K? ????????????? 一般用反相器的平均延遲時間表示速度 ? 也可以分別用上升和下降延遲時間表示 ? 利用速度的設(shè)計要求可以得到 Wp和 Wn的一個方程 49 反相器的面積 ? 減小器件的寬度可以減小面積 ? 例如最小面積的要求可以采用最小尺寸的器件尺寸 ? 利用面積的設(shè)計要求可以得到Wp和 Wn的一個方程 Polysilicon In Out V DD GND PMOS Metal 1 NMOS Contacts N Well 50 反相器的功耗 ? 增加器件寬長比會增加電容 ? 電路速度增加也會提高功耗 ? 電源電壓的增加 ? 功耗暫時不作為反相器設(shè)計的約束 2D L D DP C f V?51 反相器設(shè)計：綜合 ? 利用可靠性、速度和面積約束中的兩個就可以得到一組 Wp和 Wn ? 對稱反相器：對于 NMOS和PMOS閾值基本相等的工藝，設(shè)計 Kr＝ 1 ? 對稱反相器具有最大的噪聲容限和相等的上升和下降延遲，在沒有具體設(shè)計要求情況下是相對優(yōu)化的設(shè)計 ? ?? ?pHL pL HpL HLpHL f2a v ,H L NL L HpL H r2a v ,L H P21111tttCVtICVtI??????????????? ?? ?T N r D D T PinrT N r D D T P r T N D D T Pit rr1111= 1 1 1V K V VVKV K V V K V V VVKK?????? ?????例子 設(shè)計一個 CMOS反相器，使 ( 1 ) 最大噪聲容限不小于 ， ( 2 ) 且驅(qū)動 1pF負載電容時上升、下降時間不大于 10ns， 設(shè) VDD= 5V， VTN= ， VTP= ， K N39。=μPCox=120 106A/V2， K P39。=μnCox=60 106A/V2 問題 :在給定工藝水平下 , 如何選擇 MOS管的尺寸來滿足 2個要求 ? 先考慮瞬態(tài)特性要求 根據(jù) 得到： 同理： ? 取 L=, 則 Wn=, Wp= ? 考察直流特性 反相器的最大噪音容限均滿足要求。 思考題 如果根據(jù)瞬態(tài)特性設(shè)計，使 Vit=, 應(yīng)如何調(diào)整器件尺寸滿足噪聲容限要求？ 如果根據(jù)瞬態(tài)特性設(shè)計，使 Vit=， 應(yīng)如何調(diào)整器件尺寸滿足噪聲容限要求？ 此時， VNHM小于 ，要適當增大 NMOS管的溝道寬度 Wn，從而減小 Vit。 此時， VNLM小于 ，要適當增大 PMOS管的溝道寬度 Wp，從而增大 Vit。 CMOS反相器的設(shè)計 ? 為獲得最佳性能，常采用全對稱設(shè)計： ? 由于電子遷移率大約是空穴遷移率的 2倍，有 ? 此時，邏輯閾值、噪聲容限、上升 /下降時間最優(yōu)： ,T N T P N PV V K K? ? ?,2P N P NL L W W??1212i t D DN L M N H M D DrfVVV V Vtt????56 CMOS反相器的設(shè)計 ? 實際情況：不可能獲得完全對稱設(shè)計 ?輸入信號較差：考慮噪聲容限 ?負載電容較大：考慮速度 ?對于大部分內(nèi)部電路 (扇出為 1)：考慮面積 ()()2,NPN P AP N N ALLW W WW W W W???????最 小 多 晶 硅 線 寬最 小 有 源 區(qū) 寬 度或57 作業(yè) ? P71：習(xí)題 5
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