【正文】 IF RISING_EDGE(CLKB) THEN CLB=NOT CLB。 END IF。 CLBC=CLB。 END PROCESS。 PROCESS(CLKA,CLA) IS BEGIN IF CLKA=39。039。 AND CLA=39。039。 THEN CLRA=39。139。 ELSE CLRA=39。039。 END IF。 CLRAC=CLRA。 仿真觀測(cè)輸出用 END PROCESS。 END BLOCK KZXH。 數(shù)據(jù)鎖存模塊 如圖 510 圖 510 數(shù)據(jù)鎖存模塊 LIBRARY IEEE。 USE 。 USE 。 ENTITY SJSC IS PORT(DATAAC:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)； 仿真觀測(cè)輸出用 DATABC:OUT STD_LOGIC_VECTOR(18 DOWNTO 0)； 仿真觀測(cè)輸出用 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 28 DAC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)； LOADAC:IN STD_LOGIC； CLBC:IN STD_LOGIC )。 END ENTITY SJSC。 ARCHITECTURE ART OF SJSC IS SIGNAL DA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)； SIGNAL CLB:STD_LOGIC； SIGNAL LOADA:STD_LOGIC。 BEGIN SJSC:BLOCK IS BEGIN PROCESS(CLB) IS 時(shí)間差數(shù)據(jù)進(jìn)程 BEGIN IF CLB39。EVENT AND CLB=39。039。 THEN DATAB=DA； END IF； DATABC=DATAB； 仿真觀測(cè)輸出用 END PROCESS； PROCESS(LOADA) IS 提取周期數(shù)據(jù)進(jìn)程 BEGIN IF RISING_EDGE(LOADA) THEN DATAA=DA； END IF； DATAAC=DATAA； 仿真觀測(cè)輸出用 END PROCESS； END BLOCK SJSC； 輸出選擇模塊 如圖 511 圖 511 輸出選擇模塊 LIBRARY IEEE。 USE 。 USE 。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 29 ENTITY SCXZ IS PORT(DATAAC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 DATABC:IN STD_LOGIC_VECTOR(18 DOWNTO 0)。 RSEL,EN:IN STD_LOGIC。 DATA:OUT STD_LOGIC_VECTOR(18 DOWNTO 0))。 END ENTITY SCXZ。 ARCHITECTURE ART OF SCXZ IS SIGNAL DATAA:STD_LOGIC_VECTOR(18 DOWNTO 0)。 SIGNAL DATAB:STD_LOGIC_VECTOR(18 DOWNTO 0)。 BEGIN SCXZ:BLOCK IS BEGIN PROCESS(EN,RSEL) IS BEGIN IF EN=39。139。 THEN CASE RSEL IS WHEN 39。039。=DATA=DATAA。 WHEN 39。139。=DATA=DATAB。 WHEN OTHERS=NULL。 END CASE。 END IF。 END PROCESS。 END BLOCK SCXZ。 END ARCHITECTURE ART。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 30 6 系統(tǒng)仿真、測(cè)試 仿真生成模塊 圖 61 FPGA 程序仿真生成模塊 仿真結(jié)果 圖 62 FPGA 數(shù)據(jù)采集時(shí)序仿真圖 如圖 62, FPGA 數(shù)據(jù)采集時(shí)序 仿真圖所示， FPGA 數(shù)據(jù)采集電路的輸入信號(hào)有 ： 1） CLK——系統(tǒng)工作用時(shí)鐘信號(hào)輸入端； 2） CLKAA， CLKBB——兩路被測(cè)信號(hào)輸入端； 3） EN——單片機(jī)發(fā)出的傳送數(shù)據(jù)使能信號(hào)，在 EN 的上升沿， FPGA 向單片機(jī)傳送數(shù)據(jù)； 4） RSEL——單片機(jī)發(fā)出的傳送數(shù)據(jù)類型信號(hào)，當(dāng) RSEL=0 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)頻率數(shù)據(jù)，當(dāng) RSEL=1 時(shí)， FPGA 向單片機(jī)傳送被測(cè)信號(hào)相位差數(shù)據(jù)。 FPGA 數(shù)據(jù)采集電路的輸出信號(hào)是 DATA[18..0]——FPGA 到單片機(jī)的數(shù)據(jù)輸出口，由輸出控制信號(hào) EN 和 RSEL 控制。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 31 7 總結(jié) (1) 在系統(tǒng)的總體設(shè)計(jì)方面，考慮到 FPGA 具有集成度高， I/O 資源豐富，穩(wěn)定可靠，可現(xiàn)場(chǎng)在線編程等優(yōu)點(diǎn)，而單片機(jī)具有很好的人機(jī)接口和運(yùn)算控制功能，本系統(tǒng)利用 FPGA和單片機(jī)相結(jié)合，構(gòu)成整個(gè)系統(tǒng)的測(cè)控主體，其中 FPGA主要負(fù)責(zé)數(shù)據(jù)采集，而單片機(jī)則負(fù)責(zé)讀取 FPGA采集到的數(shù)據(jù)進(jìn)行有關(guān)計(jì)算處理，以及鍵盤和顯示的控制。 (2) 由于 FPGA對(duì)脈沖信號(hào)比較敏感，而被測(cè)信號(hào)是周期相同，相位不同的兩路正弦波信號(hào)，為了準(zhǔn)確的測(cè)出兩路正弦波信號(hào)的相位差及其頻率，我們對(duì)輸入波形在送入 FPGA進(jìn)行處理前先設(shè)置了一個(gè)具有正反饋功能 的、由施密特觸發(fā)器組成的整形電路進(jìn)行整形，使正弦波變成方波信號(hào)，提高了系統(tǒng)的抗干擾能力。 (3) FPGA數(shù)據(jù)采集電路測(cè)量正弦波信號(hào)頻率的原理是：在正弦波信號(hào)整形后得到方波信號(hào)的一個(gè)周期內(nèi)對(duì)周期為 Tc秒的數(shù)據(jù)采樣信號(hào)進(jìn)行計(jì)數(shù)，其計(jì)數(shù)結(jié)果乘以 1/Tc，就是被測(cè)正弦波信號(hào)的頻率，單位為 Hz。 (4) 在本系統(tǒng)的設(shè)計(jì)中， FPGA在 10 MHz數(shù)據(jù)采集信號(hào)作用下對(duì)待測(cè)信號(hào)周期計(jì)數(shù)，并對(duì)兩個(gè)同頻正弦信號(hào)的相位差所對(duì)應(yīng)的時(shí)間差進(jìn)行計(jì)數(shù)，分別得到 19位數(shù)字量， 19 位數(shù)字量的物理單位是 μ s。 (5) 單片機(jī)數(shù)據(jù)運(yùn)算控制電路的軟件設(shè)計(jì)思路是，單片機(jī)不斷地從 FPGA讀取信號(hào)的周期和a、 b 信號(hào)相位差所對(duì)應(yīng)的時(shí)間差，讀取數(shù)據(jù)后進(jìn)行有關(guān)計(jì)算，并通過(guò)轉(zhuǎn)換后，送出給顯示模塊實(shí)現(xiàn)頻率和相位差的顯示。 (6) 整個(gè)系統(tǒng)硬件電路中，單片機(jī) MCU與 FPGA進(jìn)行數(shù)據(jù)交換占用了 P0口、 P1 口和 P3口，因此我們數(shù)據(jù)顯示電路的設(shè)計(jì)采用靜態(tài)顯示的方式，顯示電路由 8 個(gè)共陽(yáng)極七段數(shù)碼管和 8片 1位串入 8位并出的 74LS164芯片組成。這種顯示方式不僅可以得到較為簡(jiǎn)單的硬件電路，而且可以得到穩(wěn)定的數(shù)據(jù)輸出，這種連接方式不僅占用單片機(jī)端口少，而 且充分利用了單片機(jī)的資源，容易掌握其編碼規(guī)律，簡(jiǎn)化了軟件編程，在實(shí)驗(yàn)過(guò)程中，也體現(xiàn)出較高的可靠性。 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 32 參考文獻(xiàn) [1] 潘松 .VHDL 使用教程 [M] .成都 :電子科技大學(xué)出版社 .2022. [2] 徐志軍、許光輝 .大規(guī)?？删幊踢壿嬈骷捌鋺?yīng)用 [M].成都 :電子科學(xué)出版社 .2022. [3] 蔣煥文、孫續(xù) .電子學(xué)測(cè)量 [M].中國(guó)計(jì)量出版社 .1988. [4] 潘永雄 .新編單片機(jī)原理與應(yīng)用 [M].西安電子科技出版社 .2022. [5] 何立民 .單片機(jī)應(yīng)用技術(shù)選編（ 6） .北京：北京航空航天大學(xué)出版社 ， 1998。 [6] 唐競(jìng)新 .數(shù)字電子電路 . 清華大學(xué)出版社， [7] 趙新民，智能儀器原理及設(shè)計(jì) .哈爾濱：哈爾濱工業(yè)大學(xué)出版社， 1989. [8] 康華光，電子技術(shù)基礎(chǔ) 模擬部分（第四版） .北京：高等教育出版社， 2022. [9] 吳超英 . 基于 CPLD/FPGA 技術(shù)的數(shù)字系統(tǒng)設(shè)計(jì) [J]安徽工業(yè)大學(xué)學(xué)報(bào) , 2022,(01)(56) [10] 劉夫江 .基于單片機(jī)和 CPLD 的等精度數(shù)字頻率計(jì)設(shè)計(jì) [J]. 山東大學(xué) ,2022:(49) [11] 張永艷 . 基于復(fù)雜可編程邏輯器件及用 VHDL 語(yǔ)言編程的數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2022:(1015) [12] 張永安 . 基于 CPLD 的多功能等精度數(shù)字頻率計(jì)的設(shè)計(jì) [J]. 內(nèi)蒙古大學(xué) , 2022:(2127) [13] 馬建國(guó) . 電子系統(tǒng)設(shè)計(jì) [M]. 北京 ,高等教育出版社 , 2022. [14] 楊剛 , 周群 . 電子系統(tǒng)設(shè)計(jì)與實(shí)踐 [M]. 北京 ,電子工業(yè)出版社 , 2022. [15] 謝自美 . 電子線路設(shè)計(jì)178。實(shí)驗(yàn)178。測(cè)試 [M]. 武漢 ,華中理工出版社 , 2022. [16] 周志敏主編 . 電源實(shí)用技術(shù)系 列書 [M]. 北京 ,機(jī)械工業(yè)出版社 , 2022. [17] 徐愛鈞 . 8051 單片機(jī)實(shí)踐教程 [M]. 北京 ,電子工業(yè)出版社 , 2022. [18] 王修才 , 劉祖望 . 單片機(jī)接口技術(shù) [M]. 上海 ,復(fù)旦大學(xué)出版社 , 2022. [19] 黃智偉 . 全國(guó)大學(xué)生電子設(shè)計(jì)競(jìng)賽系統(tǒng)設(shè)計(jì) [M]. 北京 ,北京航空航天大學(xué)出版社 , 2022. [20]M. Tanaka and K. Nakayama, Jpn. J. Appl. Phys., Part 1 22, 233 _1983_. [21] Shigeru Hosoe et al., Precis. Eng. 17, 258 _1995_. [22] N. M. Oldham et al., Precis. Eng. 15, 173 _1993_. [23] A. Tselikov et al., 16, 1613 _1998_. [24] S. Mori et al., Opt. Eng. _Bellingham_ 27, 823 _1983_. [25]N. B. Yim et al., Meas. Sci. Technol. 11, 1131 _1991_. [26]C. M. Wu et al., Meas. Sci. Technol. 7, 520 _1996_. 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 33 致 謝 畢業(yè)設(shè)計(jì)即將結(jié)束，大學(xué)生活也即將結(jié)束。在這里，我首先要感謝指導(dǎo)我的林老師，是林老師的耐心指導(dǎo) ， 從查閱資料、設(shè)計(jì)方案、元器件的選擇等很多方面都給了我詳細(xì)的指導(dǎo)，才使我的設(shè)計(jì)能夠有順序、有計(jì)劃的完成。林老師 嚴(yán)謹(jǐn)細(xì)致、一絲不茍的作風(fēng)一直是我工作、學(xué)習(xí)中的榜樣 ， 不僅授我以 專業(yè)知識(shí) ，而且教我做人，雖歷時(shí) 四 載，卻給以終生受益無(wú)窮之道。他循循善誘的教導(dǎo)和不拘一格的思路給予 我無(wú)盡的啟迪。 林 老師多次詢問(wèn) 我的設(shè)計(jì) 進(jìn)程，并為我指點(diǎn)迷津，幫助我開拓 設(shè)計(jì) 思路 、 精心點(diǎn)撥、熱忱鼓勵(lì) 。在此向 林 老師 真誠(chéng)的說(shuō)聲：謝謝您老師！ 另外，要感謝在大學(xué)期間所有傳授我知識(shí)的老師，是你們的悉心教導(dǎo)使我有了良好的專業(yè)知識(shí)，這也是論文得以完成的基礎(chǔ)。 感謝所有給我?guī)椭睦蠋熀屯瑢W(xué)，謝謝你們！ 長(zhǎng)春工程學(xué)院畢業(yè)設(shè)計(jì)（論文） 34 附錄一 ： 單片機(jī)程序如下： ； DATAH EQU 40H 。 周期的時(shí)間 DATAL EQU 41H DATA2L EQU 42H 。 時(shí)間差 DATA2H EQU 43H DATA3 EQU 44H DATA33 EQU 45H AD0 EQU 30H 。 除法占用 。 乘法占用 AD1 EQU 31H AD2 EQU 32H AD3 EQU 33H AD4 EQU 34H AD5 EQU 35H AD6 EQU 36H ADA EQU 4FH ADB EQU 5FH ADC EQU 4DH