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vhdl課程設(shè)計(jì)--簡(jiǎn)單處理器的設(shè)計(jì)與仿真-資料下載頁(yè)

2025-01-16 05:27本頁(yè)面
  

【正文】 =R2out=39。139。 when 011=R3out=39。139。 when 100=R4out=39。139。 when 101=R5out=39。139。 when 110=R6out=39。139。 when 111=R7out=39。139。 when others=null。 end case。 Ain=39。139。 ppppppppppppppppppppppppppppppppppppppp ccccccccccccccccccccccccccccccccccccccccc elsif(IR_buffer(8 downto 6)=011) then sub Rx,Ry state1 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 23 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 case IR_buffer(5 downto 3) is when 000=R0out=39。139。 when 001=R1out=39。139。 when 010=R2out=39。139。 when 011=R3out=39。139。 when 100=R4out=39。139。 when 101=R5out=39。139。 when 110=R6out=39。139。 when 111=R7out=39。139。 when others=null。 end case。 Ain=39。139。 end if。 ccccccccccccccccccccccccccccccccccccccccc state1 state2state2state2 when 10 = if(IR_buffer(8 downto 6)=000) then mv without state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 elsif (IR_buffer(8 downto 6)=001) then mvi without state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 elsif (IR_buffer(8 downto 6)=010) then add Rx,Ry state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 case (IR_buffer(2 downto 0)) is when 000=R0out=39。139。 24 when 001=R1out=39。139。 when 010=R2out=39。139。 when 011=R3out=39。139。 when 100=R4out=39。139。 when 101=R5out=39。139。 when 110=R6out=39。139。 when 111=R7out=39。139。 when others=null。 end case。 Addsub=39。139。 Gin=39。139。 elsif (IR_buffer(8 downto 6)=011) then sub Rx,Ry state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 case (IR_buffer(2 downto 0)) is when 000=R0out=39。139。 when 001=R1out=39。139。 when 010=R2out=39。139。 when 011=R3out=39。139。 when 100=R4out=39。139。 when 101=R5out=39。139。 when 110=R6out=39。139。 when 111=R7out=39。139。 when others=null。 end case。 Addsub=39。039。 Gin=39。139。 end if。 state2state2state2 state3state3state3state3 when 11= if(IR_buffer(8 downto 6)=000) then mv without state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 elsif (IR_buffer(8 downto 6)=001) then mvi without state2 25 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 elsif (IR_buffer(8 downto 6)=010 or IR_buffer(8 downto 6)=011 ) then add Rx,Ry state2 IRin=39。039。 Gout=39。039。DINout=39。039。 R0in=39。039。R1in=39。039。R2in=39。039。R3in=39。039。R4in=39。039。R5in=39。039。R6in=39。039。R7in=39。039。 R0out=39。039。R1out=39。039。R2out=39。039。R3out=39。039。R4out=39。039。R5out=39。039。R6out=39。039。R7out=39。039。 Gin=39。039。Ain=39。039。Addsub=39。039。Done=39。039。clear=39。039。 Gout=39。139。 case (IR_buffer(5 downto 3)) is when 000=R0in=39。139。 when 001=R1in=39。139。 when 010=R2in=39。139。 when 011=R3in=39。139。 when 100=R4in=39。139。 when 101=R5in=39。139。 when 110=R6in=39。139。 when 111=R7in=39。139。 when others=null。 end case。 Done=39。139。 end if。 state3state3state3state3 when others=null。 end case。 end if。 end process。 end behave。 26 控制指令輸入轉(zhuǎn)換模塊 由于試驗(yàn)箱上只有 12 個(gè)撥動(dòng)開(kāi)關(guān),而 16 位控制指令只有高 9 位有效, 低 7 位只有在賦立即數(shù)時(shí)有用到。為了方便操作,將波動(dòng)開(kāi)關(guān) K1~K9 接輸入控制指令 DIN 的高 9 位,波動(dòng)開(kāi)關(guān) K11 和 K12 分別接 Run 和 Reset 的輸入。 控制指令 DIN 的低 7 位全部用 0 填充。 operat e_in_9[ 8. . 0] operat e_ou t _16[ 15. . 0]in9_out 16ins t 1 圖 19 控制指令輸入轉(zhuǎn)換模塊的 VHDL 代碼 library ieee。 use 。 use 。 use 。 entity in9_out16 is port(operate_in_9 : in std_logic_vector(8 downto 0)。 operate_out_16: out std_logic_vector(15 downto
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