ppm基帶系統(tǒng)的建模與vhdl設計課程設計-資料下載頁
2025-01-16 06:06本頁面
【正文】 ，即可得到反映數(shù)據(jù)信號真實跳變的位置。圖中的譯碼器是由D觸發(fā)器構成的T觸發(fā)器。它實現(xiàn)將數(shù)據(jù)信號的高低電平跳變的信息轉換成電解調過程的仿真波形。圖6為PPM解調器的VHDL建模符號。圖4：PPM信號解調器的電路原理圖library ieee。use 。use 。entity maiwei isport(clk,en:in std_logic。 outp0:out std_logic)。end maiwei。architecture bh of maiwei isbegin process(clk,en) variable sum:std_logic_vector(2 downto 0)。beginif en=39。039。thensum:=000。elseif rising_edge(clk)then sum:=sum+39。139。 if sum4 then outp0=39。139。 else outp0=39。039。 end if。 end if。 end if。end process。end bh。六． PPM基帶系統(tǒng)的模型。該模型尚未加入時鐘提取模塊。將PPM信號產生器模塊組合起來形成了一個PPM基帶系統(tǒng)。圖中DATA_IN為數(shù)據(jù)信號輸入；CLK為時鐘信號；DATAOUT為接收端的數(shù)據(jù)信號恢復輸出；PPMTEST為PPM信號；T1為最長脈沖位置檢測輸出；T2為延遲的PPM信號；T3為最短脈沖位置檢測輸出；T為總的脈沖位置檢測信號輸出，即數(shù)據(jù)信號的電平跳變位置信號輸出。圖5：PPM基帶系統(tǒng)的VHDL頂層電路模型根據(jù)圖8所示的設計系統(tǒng)和以上的VHDL設計程序，進行時序仿真得到的PPM基帶系統(tǒng)的時序仿真波形如圖9所示。圖6：PPM基帶系統(tǒng)的時序仿真波形七．心得體會通過本次的課程設計受益匪淺，感觸良多。首先是進一步加深了對于通信原理，信號與系統(tǒng)，vhdl程序設計等課程的理解和認知，初步了解了FPGA課程。形象地把書本上的知識聯(lián)系到了實際的應用和生產，隨著了解了PPM的性能及優(yōu)缺點，提高了自己分析和比較問題的能力，拓寬了自己的思路，學會全面以及辯證的看待問題的眼光，也認識到自己的不足并能加以克服和改正，從而得出正確結論。更為以后的課題研究奠定了堅實的基礎。八．參考文獻[1] 段吉海,[M]. 北京：電子工業(yè)出版社, 2006 [2] 樊昌信，[M].北京：國防工業(yè)出版社，2007[3] [M].北京：清華大學出版社，2005[4] [M].北京：電子工業(yè)出版社， 2004[5] ：人民郵電出版社，2005[6] ：西安電子科技大學出版社，2004[7] ：高等教育出版社，2005[8] ：2005[9] ：人民郵電出版社
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