m基帶系統(tǒng)的建模與vhdl設(shè)計(jì)課程設(shè)計(jì)-資料下載頁(yè)
2025-06-03 05:48本頁(yè)面
【正文】 s port(clk,en:in std_logic。 outp0:out std_logic)。 end maiwei。 architecture bh of maiwei is begin process(clk,en) variable sum:std_logic_vector(2 downto 0)。 begin if en=39。039。then sum:=000。 else if rising_edge(clk)then sum:=sum+39。139。 if sum4 then outp0=39。139。 else outp0=39。039。 end if。 end if。 end if。 end process。 end bh。 六． PPM基帶系統(tǒng)的模型 VHDL 頂層電路模型如圖 8所示。該模型尚未加入時(shí)鐘提取模塊。將 PPM信號(hào)產(chǎn)生器模塊組合起來(lái)形成了一個(gè) PPM基帶系統(tǒng)。圖中 DATA_IN 為數(shù)據(jù)信號(hào)輸入； CLK為 時(shí)鐘信號(hào)； DATAOUT 為接收端的數(shù)據(jù)信號(hào)恢復(fù)輸出； PPMTEST 為 PPM 信號(hào)； T1 為最長(zhǎng)脈沖位置檢測(cè)輸出； T2 為延遲的 PPM 信號(hào)； T3 為最短脈沖位置檢測(cè)輸出； T 為總的脈沖位置檢測(cè)信號(hào)輸出，即數(shù)據(jù)信號(hào)的電平跳變位置信號(hào)輸出。 圖 5： PPM基帶系統(tǒng)的 VHDL 頂層電路模型 基帶系統(tǒng)的時(shí)序仿真 根據(jù)圖 8所示的設(shè)計(jì)系統(tǒng)和以上的 VHDL設(shè)計(jì)程序，進(jìn)行時(shí)序仿真得到的 PPM 基帶系統(tǒng)的時(shí)序仿真波形如圖 9 所示。 圖 6： PPM基帶系統(tǒng)的時(shí)序仿真波形 七．心得體會(huì) 通過(guò)本次的課程設(shè)計(jì)受益匪淺，感觸良多。首先是進(jìn) 一步加深了對(duì)于通信原理，信號(hào)與系統(tǒng)，vhdl 程序設(shè)計(jì)等課程的理解和認(rèn)知， 初步了解了 FPGA課程。 形象地把書本上的知識(shí)聯(lián)系到了實(shí)際的應(yīng)用和生產(chǎn)，隨著 了解 了 PPM的 性能及優(yōu)缺點(diǎn)，提高了自己分析和比較問(wèn)題的能力，拓寬了自己的思路， 學(xué)會(huì) 全面以及辯證的看待問(wèn)題的眼光，也認(rèn)識(shí)到自己的不足并 能加以克服和改正，從而得出正確結(jié)論。 更為 以后的課題研究奠定了堅(jiān)實(shí)的基礎(chǔ)。 八．參考文獻(xiàn) [1] 段吉海 ,黃智偉 .基于 CPLD/FPGA的數(shù)字通信系統(tǒng)建模與設(shè)計(jì) [M]. 北京： 電子工業(yè)出版社 , 2021 [2] 樊昌信，曹麗娜 .通信原理 [M].北京：國(guó)防工業(yè)出版社， 2021 [3] 朱正偉 .EDA 技術(shù)及應(yīng)用 [M].北京：清華大學(xué)出版社， 2021 [4] 江國(guó)強(qiáng) .EDA 技術(shù)與應(yīng)用 [M].北京：電子工業(yè)出版社， 2021 [5] 求實(shí)科技 .CPLD/FPGA 應(yīng)用開發(fā)技術(shù)與工程實(shí)踐 .北京：人民郵電出版社， 2021 [6] 任愛鋒等 .基于 FPGA 的嵌入式系統(tǒng)設(shè)計(jì) .西安：西安電子科技大學(xué)出版社， 2021 [7] 付用慶 .VHDL 語(yǔ)言及其應(yīng)用 .北京：高等教育出版社， 2021 [8] 北京百科融創(chuàng)科技有限公司 .SOPC 實(shí)驗(yàn)指導(dǎo)書 .北京： 2021 [9] 億特科技 .CPLD/FPGA. 應(yīng)用系統(tǒng)設(shè)計(jì)與產(chǎn)品開發(fā) .北京：人民郵電出版社
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