時序邏輯電路習(xí)題解答-資料下載頁
2025-01-14 10:56本頁面
【正文】 預(yù)置數(shù)1101保 持110保持（但CO=0）↑1111計 數(shù)解：28進(jìn)制加法計數(shù)器。（8421BCD碼輸出）28．用74161構(gòu)成十一進(jìn)制計數(shù)器。要求分別用“清零法”和“置數(shù)法”實現(xiàn)。解：（1）清零法（2）置數(shù)法29．（a）（b）的功能，要求發(fā)光二極管亮三秒暗四秒，……，周期性地重復(fù)。（a） （b）解：30．用十六進(jìn)制同步加法計數(shù)器74161設(shè)計能自啟動的2421BCD碼十進(jìn)制加法計數(shù)器，可用必要的門電路。解：2421BCD碼的狀態(tài)轉(zhuǎn)換圖計至0100時置1011：，D3D2D1D0=1011 ，連線圖為：31．設(shè)計一個可控計數(shù)器，X=0時實現(xiàn)8421BCD碼計數(shù)器，X=1時實現(xiàn)2421BCD碼計數(shù)器。8421BCD碼2421BCD碼00000000000100010010001000110011010001000101101101101100011111011000111010011111解：X=0時，計至9時置0000：，D3D2D1D0=0000X=1時，計至4時置1011：，D3D2D1D0=1011 ，D2=0，D3=D1=D0=X32．，兩片74161采用同一時鐘信號，每片74161均接成10進(jìn)制計數(shù)器，然后級聯(lián)。試用QuartusII軟件對電路仿真，從仿真結(jié)果判斷能否實現(xiàn)100進(jìn)制計數(shù)，并分析原因。如不能實現(xiàn)100進(jìn)制計數(shù)，請對電路做適當(dāng)改進(jìn)，并用QuartusII對電路重新仿真。解：無法實現(xiàn)100進(jìn)制計數(shù)，因為，當(dāng)計數(shù)到10010000（90）時，再來一個CP脈沖就進(jìn)入00000001（01）。其仿真結(jié)果為：改進(jìn)后電路對改進(jìn)后電路的仿真結(jié)果：33．用兩片集成計數(shù)器74161構(gòu)成75進(jìn)制計數(shù)器，畫出連線圖。解：34．用兩片74161和門電路實現(xiàn)同步雙模計數(shù)器。當(dāng)M=0時24進(jìn)制，M=1時60進(jìn)制，要求電路不能過渡狀態(tài)。 解： M=0時： M=1時： 35．中規(guī)模集成計數(shù)器74LS193引腳圖和邏輯符號、其中和分別為進(jìn)位和借位輸出。（1）請畫出進(jìn)行加法計數(shù)實驗時的實際連接電路。（2）試通過外部的適當(dāng)連線，將74LS193連接成8421BCD碼的十進(jìn)制減法計數(shù)器。輸 入輸 出RDCPUCPDD3D2D1D0Q3Q2Q1Q01000000d3d2d1d0d3d2d1d001↑14位二進(jìn)制加計數(shù)011↑4位二進(jìn)制減計數(shù) 解：（1）進(jìn)行加法計數(shù)實驗時的電路連接如圖，CPD接1，CPU接計數(shù)脈沖，RD=0，接1，輸出為QQQQ0。（2）要求按8421編碼十進(jìn)制減法計數(shù)時，電路圖如上右圖所示，狀態(tài)轉(zhuǎn)換圖為由功能表可知，74LS193是異步置數(shù)，因此當(dāng)出現(xiàn)0000后，先出現(xiàn)1111，才能把計數(shù)器置成1001，隨后開始減法計數(shù)，電路如圖所示。36．，設(shè)各觸發(fā)器的初始狀態(tài)為0。請畫出在輸入信號作用下，對應(yīng)的輸出Q0、Q1的波形，并描述電路實現(xiàn)的功能。解：（1）波形圖：（2）功能：右移寄存器37．，試畫出時序電路部分的狀態(tài)圖，并畫出在CP作用下2—4譯碼器74LS139輸出、的波形，設(shè)QQ0的初態(tài)為0。2線—4線譯碼器的邏輯功能為：當(dāng)時，電路處于工作狀態(tài)，。解：（1）狀態(tài)轉(zhuǎn)換圖（2）波形圖38．，已存入110101數(shù)碼，JK觸發(fā)器的初始狀態(tài)為0。在CP脈沖作用下，試畫出J、Q和Z端的波形。解：39．，畫出狀態(tài)轉(zhuǎn)換圖和時序圖，并說明CP和Q2是幾分頻。 解：從圖所示電路圖可知，S1S0=01，電路處于右移功能。右移數(shù)據(jù)輸入端的邏輯表達(dá)式為：。圖中異步清零端加了一負(fù)脈沖，使寄存器的初始狀態(tài)Q0Q1Q2Q3=0000。根據(jù)右移寄存器的邏輯功能。根據(jù)狀態(tài)圖，可畫出如圖所示的時序圖。從上述時序圖可知，CP與Q2之間的關(guān)系為七分頻。40．。解：狀態(tài)轉(zhuǎn)換圖41．、一個1位全加器和一個D型觸發(fā)器設(shè)計兩個4位二進(jìn)制數(shù)A=A3A2A1A0、B=B3B2B1B0的加法電路。要求畫出電路，說明所設(shè)計電路的工作過程以及最后輸出結(jié)果在何處。解： 工作過程： 先將CLR置成低電平，將D觸發(fā)清零，并使74LS194處于并行置數(shù)功能，在CP脈沖上升沿的作用下，將兩個4位二進(jìn)制數(shù)置入雙向移位寄存器74LS194；將CLR恢復(fù)成高電平，使74LS194處于左移功能，在4個CP脈沖的作用下，完成加法運算，結(jié)果存在79LS194（0）中，4位加法器的進(jìn)位輸出存在D觸發(fā)器中。CP和CLR的時序如下：
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