【正文】 模塊功能正確之后，搭建接收機(jī)實(shí)現(xiàn)模塊。將實(shí)現(xiàn)發(fā)射機(jī)數(shù)據(jù)處理過(guò)程的全部代碼經(jīng)SynplifyPro綜合，得到的RTL結(jié)構(gòu)示意圖如圖32所示，該RTL結(jié)構(gòu)圖中包含了圖31所示的各功能模塊。圖32 MOMC一CDMA接收機(jī)系統(tǒng)的RTL結(jié)構(gòu)圖圖33是使用altera Quartus II 。從圖中可知接收機(jī)的FPGA實(shí)現(xiàn)占用了4719(30%）個(gè)Slices,2390(7%）個(gè)SliceFlipFlops,8175(26%）個(gè)4輸入的LuTs,s(25%）個(gè)全局時(shí)鐘和61(31%）個(gè)18xl8硬件乘法器。因?yàn)閷?duì)運(yùn)算過(guò)程中所涉及的乘法和復(fù)乘運(yùn)算進(jìn)行了簡(jiǎn)化，并盡可能有效的利用片內(nèi)的定值模塊，極大地減少了資源消耗量。圖33 接收機(jī)片內(nèi)資源消耗情況本節(jié)首先提出了2發(fā)3收MIMOMC一CDMA基帶系統(tǒng)接收機(jī)FPGA實(shí)現(xiàn)的總體設(shè)計(jì)方案和整個(gè)接收機(jī)模塊的RTL函數(shù)流程。并分別闡述了各功能模塊的具體設(shè)計(jì)實(shí)現(xiàn)方法，其中介紹了本文設(shè)計(jì)檢測(cè)算法的實(shí)現(xiàn)方法。檢測(cè)算法實(shí)現(xiàn)的關(guān)鍵是求解MIMO信道參數(shù)矩陣的偽逆，本章說(shuō)明了Greville分塊求偽逆算法的設(shè)計(jì)實(shí)現(xiàn)與Moddsim硬件仿真驗(yàn)證結(jié)果。其次本章對(duì)頻域合并模塊、FIFO模塊和排序及并串轉(zhuǎn)換等模塊的FPGA實(shí)現(xiàn)做了簡(jiǎn)要說(shuō)明，總結(jié)了接收機(jī)設(shè)計(jì)中涉及到的基本運(yùn)算的設(shè)計(jì)方法。本章最后給出了使用Synplify綜合得到的整個(gè)接收機(jī)基帶系統(tǒng)的RTL綜合結(jié)構(gòu)圖和資源消耗情況表，證明在較少的資源消耗的情況下，完成了2發(fā)3收MIMOMC一CDMA基帶系統(tǒng)發(fā)射機(jī)的FPGA設(shè)計(jì)與實(shí)現(xiàn)。7系統(tǒng)綜述基于以上所提出的2發(fā)3收MIMOMC一CDMA基帶系統(tǒng)發(fā)射機(jī)和接收機(jī)的設(shè)計(jì)方法，分別實(shí)現(xiàn)發(fā)射機(jī)和接收機(jī)的RTL代碼編寫工作并進(jìn)行功能驗(yàn)證之后，將發(fā)射機(jī)與接收機(jī)進(jìn)行了聯(lián)合凋試，驗(yàn)證了本文設(shè)計(jì)實(shí)現(xiàn)的2發(fā)3收MIMOMC一CDMA基帶系統(tǒng)的基本功能。圖34所示為系統(tǒng)聯(lián)合調(diào)試的結(jié)構(gòu)框圖。圖34 系統(tǒng)聯(lián)合調(diào)試的結(jié)構(gòu)框圖由于木文所設(shè)計(jì)系統(tǒng)的發(fā)射機(jī)與接收機(jī)所處理的信號(hào)均為數(shù)字基帶信號(hào)，不具備在實(shí)際信道環(huán)境中進(jìn)行測(cè)試的條件，所以本文設(shè)計(jì)了簡(jiǎn)易的硬件仿真的方法來(lái)模擬仿真MIMO信道模型，來(lái)達(dá)到實(shí)現(xiàn)將發(fā)射機(jī)模塊與接收機(jī)模塊進(jìn)行聯(lián)合調(diào)試的目的。道模塊中所示，來(lái)自發(fā)射機(jī)2個(gè)發(fā)射端的信號(hào)xl,x2與信道矩陣相作用之后加入高斯白噪聲，得到3個(gè)數(shù)據(jù)：r1,r2,r3送往接收機(jī)的3個(gè)接收天線端。接收機(jī)檢測(cè)算法是在假設(shè)2發(fā)3收MIMO信道矩陣的6個(gè)參數(shù)hll一h33己經(jīng)被正確的估計(jì)出來(lái)了的基礎(chǔ)上進(jìn)行的。在系統(tǒng)聯(lián)合調(diào)試中的信道參數(shù)來(lái)自32個(gè)子載波的2x3 MIMOMC一CDMA的MATLAB仿真系統(tǒng)，首先得到仿真信道在每個(gè)載波上的參數(shù)，此時(shí)的信道參數(shù)為復(fù)數(shù)浮點(diǎn)數(shù)據(jù)，之后在MATLAB環(huán)境中編寫一個(gè)將任意復(fù)數(shù)轉(zhuǎn)化為可設(shè)定點(diǎn)結(jié)構(gòu)與位寬的十六進(jìn)制數(shù)據(jù)的程序，將這些復(fù)數(shù)信道參數(shù)轉(zhuǎn)化為verilog編碼能夠識(shí)別的卜六進(jìn)制數(shù)，本文實(shí)現(xiàn)中將這些信道參數(shù)轉(zhuǎn)化為位寬為16的十六進(jìn)制數(shù)，其中實(shí)部、虛部分別以高8位和低8位表示。在這8位中，1位符號(hào)位，中預(yù)設(shè)的信道參數(shù)的值，其中2位整數(shù)位，5位小數(shù)位。表9列舉了幾種模型Hl,H2分別為信道矩陣的第一列和第二列參數(shù)。表9 硬件仿真MIMO信道參數(shù)舉例跨時(shí)鐘域的同步問(wèn)題一直是硬件系統(tǒng)設(shè)計(jì)的一個(gè)難點(diǎn)，本文所設(shè)計(jì)的系統(tǒng)需要支持QPSK,16QAM,64QAM三種調(diào)制方式，同時(shí)又有CDMA調(diào)制和編解碼中的數(shù)據(jù)串并、并串等操作，使系統(tǒng)時(shí)鐘非常復(fù)雜．本文系統(tǒng)設(shè)計(jì)中采用Altera FPGA中內(nèi)嵌的數(shù)字時(shí)鐘管理模塊硬核來(lái)產(chǎn)生多時(shí)鐘．如圖34所示，本文所述系統(tǒng)共涉及到6個(gè)不同頻率的時(shí)鐘，基于Altera公司的DCM硬核，本文設(shè)計(jì)實(shí)現(xiàn)了能夠產(chǎn)生6種時(shí)鐘的分頻模塊，該模塊以開發(fā)板ALTERA DE2上的品振所產(chǎn)生的100MHz時(shí)鐘為輸入時(shí)鐘，分別產(chǎn)生該輸入時(shí)鐘的2倍頻，2分頻，3/4分頻．8分頻和16分頻。在實(shí)際實(shí)現(xiàn)中，發(fā)射機(jī)和接收機(jī)各設(shè)計(jì)一個(gè)時(shí)鐘管理單元來(lái)實(shí)現(xiàn)上述分頻功能。在系統(tǒng)發(fā)射機(jī)與接收機(jī)連接起來(lái)下載到芯片上進(jìn)行板級(jí)調(diào)試時(shí)，為了避免時(shí)鐘引起的沖突，發(fā)射機(jī)與接收機(jī)共用一個(gè)時(shí)鐘管理模塊。為了滿足同步時(shí)序設(shè)計(jì)的要求，一般在FPCA設(shè)計(jì)中采用全局時(shí)鐘資源馭動(dòng)設(shè)計(jì)的主時(shí)鐘，以達(dá)到最低的時(shí)鐘抖動(dòng)和延遲，本文中時(shí)鐘管理單元的實(shí)現(xiàn)亦遵從這一原則。圖35為本文設(shè)計(jì)的系統(tǒng)時(shí)鐘產(chǎn)生結(jié)構(gòu)模塊。共使用3個(gè)Altera公司的OCMIP核來(lái)產(chǎn)生品振時(shí)鐘的六種分頤，輸入時(shí)鐘在第一個(gè)DCMIP核模塊中經(jīng)過(guò)一個(gè)IBIJFG后用來(lái)馭動(dòng)第二個(gè)和第三個(gè)OCMIP核模塊。時(shí)鐘輸入信號(hào)CLKIN由DE2開發(fā)版上的品振產(chǎn)生，RST接地即可，為了調(diào)試方便，RST接開發(fā)板的復(fù)位信號(hào)，調(diào)試時(shí)需要常按開發(fā)板上的Reset按鈕．圖35 系統(tǒng)時(shí)鐘產(chǎn)生結(jié)構(gòu)模塊圖36是本系統(tǒng)設(shè)計(jì)的時(shí)鐘管理模塊的Modelsim功能仿真結(jié)果，從圖中可以看出，輸出鎖存穩(wěn)定之后，分別得到了輸入時(shí)鐘的2倍頻、2分頻、4分頻、3悶分頻、8分頻和16分頻時(shí)鐘，從而驗(yàn)證了該時(shí)鐘模塊滿足了系統(tǒng)的時(shí)鐘要求．圖36 本系統(tǒng)設(shè)計(jì)的時(shí)鐘管理模塊的Modelsim功能仿真結(jié)果圖37為按照?qǐng)D34的設(shè)計(jì)方案搭建的MC一CDMA基帶系統(tǒng)驗(yàn)證的結(jié)構(gòu)模塊圖．systcm_DCM模塊用于產(chǎn)生系統(tǒng)時(shí)鐘，transmite。校塊封裝了發(fā)射機(jī)實(shí)現(xiàn)的所有模塊，receive：模塊封裝了接收機(jī)實(shí)現(xiàn)的所有模塊，ChannelMIMO信道為MIMO信道的硬件仿真模型。圖37 MC一CDMA基帶系統(tǒng)驗(yàn)證的結(jié)構(gòu)模塊圖從前文已知．發(fā)射機(jī)設(shè)計(jì)了隨機(jī)序列產(chǎn)生模塊來(lái)模擬信源輸入，接收機(jī)設(shè)計(jì)了信宿模塊完成誤碼個(gè)數(shù)統(tǒng)計(jì)，這兩個(gè)模塊都是為了在聯(lián)合調(diào)試的時(shí)候驗(yàn)證此基帶系統(tǒng)的性能而設(shè)計(jì)．通過(guò)改變系統(tǒng)的參數(shù)配置，可以驗(yàn)證該基帶系統(tǒng)在不同情況下的功能?？膳渲玫膮?shù)有信源隨機(jī)序列的長(zhǎng)度和寄存器初始值，擴(kuò)頻碼字號(hào)，仿真信道的參數(shù)，數(shù)字調(diào)制方式等。仿真條件設(shè)定為：?jiǎn)挝槐忍匦旁氡菶bNo=4,系統(tǒng)帶寬B=20MHz,OVSF擴(kuò)頻碼字號(hào)K=31，采用ch=2時(shí)的信道參數(shù)組模擬信道，長(zhǎng)信源隨機(jī)信號(hào)的長(zhǎng)度為L(zhǎng)=T*len=2000*15=30000，單用戶，AWGN信道。其中ErrorN為接收機(jī)統(tǒng)計(jì)所得的誤碼個(gè)數(shù)。圖38是采用QPsK調(diào)制方式時(shí)系統(tǒng)聯(lián)合調(diào)試的功能仿真結(jié)果，信宿模塊統(tǒng)計(jì)得到的誤碼比特?cái)?shù)ErrorN為602,BER==602/30000=，接近EbNo=。圖38 采用QPsK調(diào)制方式時(shí)系統(tǒng)聯(lián)合調(diào)試的功能仿真結(jié)果按照生成圖38的測(cè)量方法，分別對(duì)調(diào)制方式采用QPSK，16QAM,64QAM的系統(tǒng)逐EbNO條件卜進(jìn)行測(cè)試，得到圖39，圖40，圖41的結(jié)果．圖39，圖40，圖41為在上述仿真條件下，在不同的EbNO下得到的采用QPSK調(diào)制方式的系統(tǒng)的硬件系統(tǒng)誤碼率性能與MATILAB仿真的對(duì)比圖。仿真結(jié)果表明，硬件系統(tǒng)的定點(diǎn)運(yùn)算帶來(lái)的性能損失很小。綜合圖39，圖40，圖41可以著出，隨著調(diào)制階數(shù)的增加，系統(tǒng)的性能會(huì)有所下降，高階調(diào)制對(duì)系統(tǒng)硬件的要求會(huì)史高。圖42為使用Altera Quartus II 。仿真所用的芯片與DE2開發(fā)板上的芯片一致，均為Altera公司Altera Cyclone174。 II 2C70。從圖中可知系統(tǒng)的FPGA實(shí)現(xiàn)占用了10177(66%）個(gè)Slices,8233(260,0）個(gè)sliceFlipFlops,1623939。52%）個(gè)4愉入的Luns，3(37%）個(gè)dcm_advs,13(40%）個(gè)全局時(shí)鐘和77(40%）個(gè)18x18硬件乘法器。因?yàn)閷?duì)運(yùn)算過(guò)程中涉及的乘法和復(fù)乘運(yùn)算進(jìn)行了簡(jiǎn)化，并盡可能有效的利用片內(nèi)的定值模塊，極大地減少了資源消耗量。圖42 綜合工具得到的系統(tǒng)所占用的芯片資源情況8總結(jié)本文首先提出了2發(fā)3收MIMOMC一CDMA基帶系統(tǒng)的系統(tǒng)聯(lián)合調(diào)試方案框架，使用硬件仿真MIMO信道模塊來(lái)實(shí)現(xiàn)發(fā)射機(jī)和接收機(jī)的連接，設(shè)計(jì)了跨六個(gè)時(shí)鐘域的系統(tǒng)時(shí)鐘管理單元來(lái)實(shí)現(xiàn)各個(gè)模塊之間的時(shí)鐘同步，并詳細(xì)介紹了時(shí)鐘管理單元的設(shè)計(jì)實(shí)現(xiàn)方法與功能仿真結(jié)梁。分別對(duì)采用QPSK、16QAM與64QAM的FPGA基帶系統(tǒng)進(jìn)行聯(lián)合調(diào)試，并與MATLAB仿真結(jié)果相比較，驗(yàn)證了發(fā)射機(jī)和接收機(jī)的功能，并將整個(gè)基帶系統(tǒng)的RTL代碼成功下載到DE2開發(fā)板的芯片上，調(diào)試成功。