【正文】 總體流程圖如圖45所示。圖45 動(dòng)態(tài)顯示程序流程圖 單片機(jī)顯示硬件設(shè)計(jì)AT89C51：，。P0組端口作為L(zhǎng)ED的段選位，。74LS244:利用其緩沖功能對(duì)單片機(jī)輸出的段選信號(hào)電流進(jìn)行放大，使數(shù)碼管顯示更亮。上電復(fù)位后單片機(jī)開始動(dòng)態(tài)掃描顯示，此時(shí)顯示的是零，當(dāng)單片機(jī)接到FPGA發(fā)出的中斷信號(hào)，單片機(jī)開始進(jìn)行中斷子程序的操作，在中斷子程序中，單片機(jī)接收FPGA送來的數(shù)據(jù)，并進(jìn)行BCA碼轉(zhuǎn)換，在譯碼轉(zhuǎn)換為段選信號(hào)，其連線與設(shè)計(jì)如圖46所示[15]。28圖46 顯示電路設(shè)計(jì)在位選信號(hào)上，利用三極管的放大功能對(duì)電流進(jìn)行放大，使數(shù)碼管顯示更亮，器電阻參數(shù)選擇和設(shè)計(jì)如圖47所示。圖47 三極管電流放大電路 信號(hào)整形模塊74LS14是有施密特除法器的反相器，實(shí)現(xiàn)的邏輯非得功能，其封裝引腳圖如圖46所示。當(dāng)輸入的信號(hào)不是邏輯量而是模擬信號(hào)時(shí)，信號(hào)通過施密特除法器進(jìn)行整形，既可變成方波，并且被整形的方波周期和占空比等都是不變的。實(shí)驗(yàn)得，用一個(gè)施密特除法器進(jìn)行波的整形時(shí)，所得到的方波并不理想不能被FPGA準(zhǔn)確測(cè)量，連續(xù)用三個(gè)施密特除法器組合使用時(shí)，得到比較理想的方波信號(hào)，可以被FPGA準(zhǔn)確測(cè)量。利用74LS14進(jìn)行波的整形時(shí)優(yōu)點(diǎn)是免去了復(fù)雜的外部電路，使得總體電路變得清晰明了。29 圖46 74LS14封裝圖30 本章小結(jié)本章主要介紹了顯示部分的單片機(jī)程序設(shè)計(jì)和硬件電路設(shè)計(jì)，并且介紹了利用74LS14進(jìn)行波的整形。在于FPGA進(jìn)行連接前，編寫簡(jiǎn)單的顯示驗(yàn)證程序?qū)懭雴纹瑱C(jī)，LED燈正常顯示。并利用示波器對(duì)74LS14所整形的波形進(jìn)行觀察，得到較為理想的方波，其中各個(gè)芯片的+5V電源和GND均由EasyFPGA030開發(fā)板引出。結(jié)果證明此硬件電路板設(shè)計(jì)可靠。31第5章 總體設(shè)計(jì)驗(yàn)證本章主要介紹硬件調(diào)驗(yàn)證，通過驗(yàn)證找到并發(fā)現(xiàn)設(shè)計(jì)制作的不足，并加以改進(jìn)。調(diào)節(jié)信號(hào)發(fā)生器，發(fā)出三角波，加上直流電平，使得信號(hào)大于0V。分別發(fā)出Hz級(jí)和KHz級(jí)的的信號(hào)。通過探針輸入到74LS14的一個(gè)輸入端，經(jīng)過74LS14集成的三個(gè)施密特除法器，輸出到FPGA的被測(cè)量信號(hào)端口。如圖51,52所示。圖51 實(shí)驗(yàn)驗(yàn)證一從圖51看出，,測(cè)得的頻是6Hz。32圖52 實(shí)驗(yàn)驗(yàn)證二從圖52看出，測(cè)得的頻率是4KHz。調(diào)試驗(yàn)證過程中出現(xiàn)的問題和改進(jìn)方案：?jiǎn)栴}一、連線沒有錯(cuò)誤，但單片機(jī)上電時(shí)LED卻沒能正確顯示。解決方案：通過萬用表檢測(cè)，發(fā)現(xiàn)個(gè)別段選信號(hào)電平不正確，是由于某些管腳松動(dòng)造成的，補(bǔ)些焊錫得以解決。問題二、測(cè)量得出一個(gè)隨機(jī)數(shù)。解決方案：當(dāng)輸入的被測(cè)信號(hào)不是較為理想的方波時(shí)，便會(huì)產(chǎn)生此現(xiàn)象。起初利用一個(gè)施密特觸發(fā)器，通過示波器檢測(cè)，發(fā)現(xiàn)所得方波并不理想，通過連續(xù)使用三個(gè)74LS14上集成的施密特觸發(fā)器才得到較為理想的方波。問題三、LED燈亮度不夠解決方案：限流電阻過大，減小限流電阻參數(shù)值。33結(jié) 論能夠?qū)崿F(xiàn)從1Hz1KHz，1KHz1MHz的頻率測(cè)，基本完成課題要求。計(jì)數(shù)器設(shè)計(jì)：在使用Libero軟件輸入VerilogHDL語言進(jìn)行邏輯功能描述，在VerilogHDL語言中許多語句例如：initial語句塊，forever語句塊，延時(shí)語句，for, while, repeat等許多語句是不能被綜合的，在編寫源程序是并不會(huì)出現(xiàn)語法錯(cuò)誤，而且在綜合前仿真，仿真出的時(shí)序邏輯圖都是非常理想的，但綜合后仿真，這出現(xiàn)了邏輯混亂。因此每個(gè)模塊都需要通過時(shí)鐘來控制實(shí)現(xiàn)所要求的邏輯功能。除法器設(shè)計(jì)：FPGA即現(xiàn)場(chǎng)可編程邏輯門陣列，有著強(qiáng)大的邏輯處理功能，然而對(duì)于數(shù)據(jù)運(yùn)算處理卻比較弱，除法同樣也是不能被綜合器綜合的，因此要編寫源程序?qū)崿F(xiàn)除法運(yùn)算。此除法器利用的是最基本的除法算法，即利用減法來做除法運(yùn)算。優(yōu)點(diǎn)是算法原理簡(jiǎn)單容易用FPGA編程實(shí)現(xiàn)，但缺點(diǎn)運(yùn)算效率低。整形電路：試著通過用VerilogHDL語言來編寫過零比較器，直接用FPGA來做信號(hào)整形，但由于FPGA的I/O口輸入輸出的都是邏輯高低電平，而不能識(shí)別模擬輸入信號(hào)，因此FPGA在做信號(hào)整形時(shí)必須先通過A/D轉(zhuǎn)換，因此增加了電路的復(fù)雜性。所以后來選擇74LS14集成施密特觸發(fā)器的反相器來做信號(hào)整形。顯示電路：方案一、通過用VerilogHDL語言直接編寫動(dòng)態(tài)顯示程序來控制LED數(shù)碼管的顯示。方案二、FPGA與單片機(jī)相連，利用單片來控制LED數(shù)碼管進(jìn)行動(dòng)態(tài)顯示。方案一實(shí)現(xiàn)簡(jiǎn)單，無需任何外部硬件電路，只需編寫程序下載到EasyFPGA030進(jìn)行顯示。方案二實(shí)現(xiàn)相對(duì)復(fù)雜，因?yàn)樾枰附油獠侩娐罚€需單片機(jī)編程，更重要的是要實(shí)現(xiàn)單片機(jī)與FPGA之間實(shí)現(xiàn)通信。在此次設(shè)計(jì)過程中由于經(jīng)驗(yàn)不足，所以總體設(shè)計(jì)還有些瑕疵。在測(cè)頻過程中只能測(cè)出1Hz和1KHz的整數(shù)倍，不能測(cè)出小數(shù)。原因出現(xiàn)在計(jì)數(shù)之后的數(shù)據(jù)處理部分，使用VerilogHDL編寫的除法器做除法運(yùn)算時(shí)，只能得到商和余數(shù)，而不能得到二進(jìn)制表示的小數(shù)，因此在后面的顯示時(shí)把余數(shù)給忽略了，所以只能測(cè)出基礎(chǔ)頻率的整數(shù)倍。FPGA并不善于數(shù)據(jù)處理，一般需要外加數(shù)據(jù)處理芯片，比如Atmel公司就推出專門針對(duì)FPGA的數(shù)據(jù)處理芯片NIOS。在Libero集成開發(fā)環(huán)境中把一些芯片做成軟核，可以引入到FPGA中。由于第一次使用Libero軟件，而且在相關(guān)資料中，對(duì)軟核的介紹也不多，所以在進(jìn)行數(shù)據(jù)處理是沒有考慮到這點(diǎn)。 34此設(shè)計(jì)只能對(duì)1Hz1MHz的頻率進(jìn)行測(cè)量，而不能測(cè)量信號(hào)的占空比，脈寬，周期的測(cè)量。如果能加入這些功能，會(huì)使設(shè)計(jì)更趨于完整。若加入這些功能，單片機(jī)便不僅僅是控制顯示，而且對(duì)FPGA進(jìn)行輸入控制，控制FPGA去完成哪個(gè)測(cè)量。35致 謝本課題是在李劍鋒導(dǎo)師親切關(guān)懷和悉心指導(dǎo)下完成的，導(dǎo)師以淵博的學(xué)識(shí)和嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度，為學(xué)生開拓了研究視野，豐富了專業(yè)知識(shí)。先生謙遜無私的高尚品質(zhì)、樸實(shí)真誠(chéng)的做人原則和一絲不茍的敬業(yè)精神，對(duì)學(xué)生將永遠(yuǎn)的鞭策。在我畢業(yè)設(shè)計(jì)期間，李老師在學(xué)習(xí)、生活上都給予了我極大的關(guān)懷和鼓勵(lì)。從論文選題、實(shí)驗(yàn)仿真到最后論文的撰寫，李老師都做了悉心的指導(dǎo)，并提出了許多寶貴的建議。藉此完成之際，借此機(jī)會(huì)謹(jǐn)向尊敬的李老師致以最衷心的感謝!感謝論文中參考的參考文獻(xiàn)的作者；對(duì)于提供論文中隱含的上述提及的支持者以及研究思想和設(shè)想的支持者表示感謝。特別感謝研究所實(shí)驗(yàn)室老師和師兄、師姐為我論文的完成提供了許多幫助。感謝我的同學(xué)和朋友的支持和幫助！在求學(xué)期間，我的親屬和朋友對(duì)我給予了無微不至的關(guān)懷，對(duì)此，我也表示深深的感謝！36參考文獻(xiàn)1. 劉德亮，王竹林， :42452. . :30363. 徐輝，王祖強(qiáng)，:61674. 徐成，劉彥，:43465. 鄧樹申，:21256. 唐亞平，:54567. :74768. 田開坤，:66699. 包明，趙明富， :303510. 戈亮，:354011. 謝小東，:646712. 徐輝，王祖強(qiáng)，:616713. 徐成，劉彥，:384314. 15. 16. 17. 李紅剛，張素萍， :2530王海，周渭，:212618. :263019. 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