有限狀態(tài)機的設計ppt課件-資料下載頁
2025-01-13 12:47本頁面
【正文】 s2=439。b0100,s3=439。b1000。 Verilog HDL數(shù)字系統(tǒng)設計及仿真 45 //第一段 always，原態(tài)變新態(tài) always @(posedge clock or posedge reset) begin if(reset) cstate=s0。 else cstate=nstate。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 46 //第二段 always，狀態(tài)轉(zhuǎn)換 always @(cstate or x) begin case(cstate) s0:begin if(x==0) nstate=s1。 else nstate=s3。 end s1:begin if(x==0) nstate=s2。 else nstate=s0。 end s2:begin if(x==0) nstate=s3。 else nstate=s1。 end s3:begin if(x==0) nstate=s0。 else nstate=s2。 end default:nstate=s0。 endcase end Verilog HDL數(shù)字系統(tǒng)設計及仿真 47 s2:begin if(x==0) y1=0。 else y1=0。 end s3:begin if(x==0) y1=0。 else y1=1。 end default:y1=0。 endcase end //第三段 always，產(chǎn)生輸出 always @(cstate or x) begin case(cstate) s0:begin if(x==0) y1=1。 else y1=0。 end s1:begin if(x==0) y1=0。 else y1=0。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 48 ?簡化輸出 always @(cstate or x) //在輸出比較簡單時，也可以使用 if來確定輸出值 begin if(cstate==s0 amp。amp。 x==0) y2=1。 else if(cstate==s3 amp。amp。 x==1) y2=1。 else y2=0。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 49 ?進一步精簡 always @(cstate or x) begin if((cstate==s0 amp。amp。 x==0) || (cstate==s3 amp。amp。 x==1)) y2=1。 else y2=0。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 50 ?功能仿真波形 ?時序仿真波形 Verilog HDL數(shù)字系統(tǒng)設計及仿真 51 格雷碼狀態(tài)機 ?狀態(tài)轉(zhuǎn)換圖 Verilog HDL數(shù)字系統(tǒng)設計及仿真 52 ?聲明部分 module ex8_2(clock,reset,a,z1,z2,z3,z4)。 input clock,reset。 input a。 output z1,z2,z3,z4。 reg z1,z2,z3,z4。 reg [1:0] cs,ns。 parameter s0=239。b00,s1=239。b01,s2=239。b11,s3=239。b10。 //格雷碼 Verilog HDL數(shù)字系統(tǒng)設計及仿真 53 always @(posedge clock or posedge reset) begin if(reset) cs=s0。 else cs=ns。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 54 always @(cs or a) begin case(cs) s0:begin if(a==0) ns=s0。 else ns=s1。 end s1:begin if(a==0) ns=s0。 else ns=s2。 end s2:begin if(a==0) ns=s0。 else ns=s3。 end s3:begin if(a==0) ns=s0。 else ns=s3。 end default:ns=s0。 endcase end Verilog HDL數(shù)字系統(tǒng)設計及仿真 55 //第二個輸出，使用時鐘沿 和下一狀態(tài)做敏感列表 always @(posedge clock) begin if(ns==s3 amp。amp。 a==1) z2=1。 else z2=0。 end //第一個輸出，使用時鐘沿和 當前狀態(tài)做敏感列表 always @(posedge clock) begin if(cs==s3 amp。amp。 a==1) z1=1。 else z1=0。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 56 //第三個輸出，使用當前狀態(tài) 做敏感列表 always @(cs) begin if(cs==s3 amp。amp。 a==1) z3=1。 else z3=0。 end //第四個輸出，使用下一 狀態(tài)做敏感列表 always @(ns) begin if(ns==s3 amp。amp。 a==1) z4=1。 else z4=0。 end Verilog HDL數(shù)字系統(tǒng)設計及仿真 57 ?仿真波形圖
教學課件相關推薦
鄂ICP備17016276號-1