verilog教程邏輯部分北京至芯科技fpga培訓(xùn)-資料下載頁(yè)
2025-01-10 12:44本頁(yè)面
【正文】 ， 暫停仿真以便觀察仿真波形 。 // 調(diào)用被測(cè)試模塊 fsm m(.Clock(clock), .Reset(rst),.A(a),.K2(k2),.K1(k1))。 endmodule 北京至芯 FPGA培訓(xùn) 狀態(tài)機(jī)設(shè)計(jì)的總結(jié)： 有限狀態(tài)機(jī)設(shè)計(jì)的一般步驟： 1) 邏輯抽象 ， 得出狀態(tài)轉(zhuǎn)換圖 2) 狀態(tài)化簡(jiǎn) 3) 狀態(tài)分配 在觸發(fā)器資源豐富的 FPGA或 ASIC設(shè)計(jì)中采用獨(dú)熱編碼 （ onehotcoding） 既可以使電路性能得到保證又可充分利用其觸發(fā)器數(shù)量多的優(yōu)勢(shì) ， 也可以采取輸出編碼的狀態(tài)指定來(lái)簡(jiǎn)化電路結(jié)構(gòu) ， 并提高狀態(tài)機(jī)的運(yùn)行速度 。 4) 選定觸發(fā)器的類型并求出狀態(tài)方程 、 驅(qū)動(dòng)方程和輸出方程 。 5) 按照方程得出邏輯圖 北京至芯 FPGA培訓(xùn) 狀態(tài)機(jī)設(shè)計(jì)的總結(jié)： 用 Verilog HDL來(lái)描述有限狀態(tài)機(jī) ， 可以充分發(fā)揮硬件描述語(yǔ)言的抽象建模能力 ， 使用 always塊語(yǔ)句和 case（ if） 等條件語(yǔ)句及賦值語(yǔ)句即可方便地實(shí)現(xiàn) 。 具體的邏輯化簡(jiǎn)及邏輯電路到觸發(fā)器映射均可由計(jì)算機(jī)自動(dòng)完成 ， 上述設(shè)計(jì)步驟中的第 2步及 5步不再需要很多的人為干預(yù) ， 使電路設(shè)計(jì)工作得到簡(jiǎn)化 ， 效率也有很大的提高 。 北京至芯 FPGA培訓(xùn) 邏輯電路的測(cè)試 ? 故障模型 ? 測(cè)試集合的復(fù)雜性 ? 路徑的激活 ? 樹狀結(jié)構(gòu)的電路 ? 隨機(jī)測(cè)試 ? 時(shí)序電路的測(cè)試 ? 電路內(nèi)部自測(cè)試（ Buildin SelfTest） ? 線路板的測(cè)試 北京至芯 FPGA培訓(xùn) 邏輯電路的測(cè)試 故障模型 ? 信號(hào)無(wú)法變化的模型 信號(hào) w 總是固定在 0 或 1: stuck_at_0 表示為： w/0 stuck_at_1 表示為： w/1 ? 單個(gè)故障和多個(gè)故障 把多個(gè)故障問(wèn)題簡(jiǎn)化為許多個(gè)單個(gè)故障問(wèn)題來(lái)處理。 ? CMOS電路的故障特點(diǎn) 晶體三極管的開路或短路： stuck_at_0 或 stuck_at_1 復(fù)雜的情形，不定態(tài)；組合邏輯變?yōu)闀r(shí)序邏輯的行為 … . 北京至芯 FPGA培訓(xùn) 邏輯電路的測(cè)試 測(cè)試集合的復(fù)雜性 想要知道模塊中 a,b,c,d,f 端中是否有電平不能變化的，需要測(cè)試信號(hào) w1,w2,w3的各種變化組合。最全的情況有 8種，最少有四種： 測(cè)試集合 ={001， 010， 011， 100} w1 f w2 w3 d b a c 北京至芯 FPGA培訓(xùn) 邏輯電路的測(cè)試 測(cè)試路徑的激活 （ Sensitizing） ? 把 w1端的變化直接傳到 f端，必須把 w2置 1， w3置 0， w4置 1。這叫做從 w1到 f的路徑被激活。 W3=0 f W2=1 w1 b a c W4=1 北京至芯 FPGA培訓(xùn) 邏輯電路的測(cè)試 樹狀結(jié)構(gòu)的電路 ? 最小 測(cè)試集合的確定比較麻煩 f W4 W1 W4 W2 W2 W3 W1 W3 ￣ W3 ￣ ￣ ￣ 北京至芯 FPGA培訓(xùn) 掃描路徑的安排 clock D Q y3 clock D Q y2 正常 0/掃描 1 D y1 Q 組合邏輯電路 1 1 1 0 0 0 掃描輸入 Y3 Y2 Y1 北京至芯 FPGA培訓(xùn) 電路內(nèi)部自測(cè)試 （ Buildin SelfTest） ? 在芯片中必須存儲(chǔ)有對(duì)測(cè)試向量的正確響應(yīng)，經(jīng)過(guò)比較知道被測(cè)試電路是否有故障。 測(cè)試向量 被測(cè)試電路 測(cè)試結(jié)果處理 x0 Pm1 P0 Xn1 北京至芯 FPGA培訓(xùn) 四位內(nèi)部邏輯塊觀察器 Builtin Logic Block Observer (BILBO) M1 M2 的不同組合產(chǎn)生不同的功能 1 0 D Q D Q D Q D Q M1 M2 q0 q2 q3 q1 clock P0 P1 P2 P3 G /S sin xor 北京至芯 FPGA培訓(xùn) 四位內(nèi)部邏輯塊觀察器 （ BILBO）的 M1 M2 的不同組合時(shí)不同的功能 ? M1M2=11,正常系統(tǒng)模式， p0到 p3直接 傳遞到 q0到 q3； ? M1M2=00， 當(dāng) G/S=1時(shí)，為移位寄存器模式，測(cè)試矢量一位一位地移動(dòng)進(jìn)入，給被測(cè)試電路一位一位地加上測(cè)試信號(hào)。當(dāng) G/S=0時(shí)，電路成為二進(jìn)制偽隨機(jī)序列發(fā)生器。 （ xor 的兩個(gè)為輸入端相同時(shí)，輸出為 0，否則為 1） ? M1M2=10， 為簽字模式， p0到 p3與寄存器中存儲(chǔ)的數(shù)比較后，得到簽字輸出 q0到 q3，相同為 0，不同出現(xiàn) 1。 ? M1M2=01， 復(fù)位模式，所有觸發(fā)器置 0。 北京至芯 FPGA培訓(xùn) 簽字分析 分五個(gè)步驟完成簽字分析過(guò)程： 組合電路塊CN1 組合電路塊CN2 BILBO1 BILBO2 掃描輸出 掃描輸入 北京至芯 FPGA培訓(xùn) 簽字分析的 五個(gè)步驟 ? 把測(cè)試向量一位一位地輸入 BILBO1，復(fù)位 BILBO2。 ? 用 BILBO1做偽隨機(jī)序列信號(hào)源，用 BILBO2產(chǎn)生簽字分析結(jié)果。 ? 把 BILBO2的內(nèi)容逐位輸出，在外面比較簽字分析；然后逐位向 BILBO2輸入 CN2的測(cè)試向量 ,啟動(dòng)測(cè)試；把BILBO1 中的寄存器復(fù)位。 ? 用 BILBO2做偽隨機(jī)序列信號(hào)源，用 BILBO1產(chǎn)生簽字分析結(jié)果。 ? 把 BILBO1的內(nèi)容逐位輸出，在外面比較簽字分析。 北京至芯 FPGA培訓(xùn) 邊界掃描 1) 電路的可測(cè)試性：可以施加測(cè)試向量，并可觀察輸出結(jié)果。 2) 電路的可測(cè)試性包括：芯片的可測(cè)試、線路板可測(cè)試、系統(tǒng)可測(cè)試。 3) 用移位寄存器的方法，把測(cè)試向量逐位移入寄存器，把測(cè)試結(jié)果逐位移出寄存器，與 EDA仿真工具的結(jié)果進(jìn)行比較，分析真實(shí)的物理線路是否運(yùn)行正常。 4) 這個(gè)方法非常普及。已經(jīng)建立有關(guān)邊界掃描的國(guó)際標(biāo)準(zhǔn)： IEEE Standard . 5) 設(shè)計(jì)線路板、芯片都要符合國(guó)際標(biāo)準(zhǔn)。有自動(dòng)化工具在芯片設(shè)計(jì)的過(guò)程中（功能邏輯設(shè)計(jì)結(jié)束后）插入有關(guān) DFT（ Design For Test）設(shè)計(jì)。 北京至芯 FPGA培訓(xùn) 有關(guān)測(cè)試的總結(jié) ? 小規(guī)模的電路可以進(jìn)行全覆蓋測(cè)試來(lái)驗(yàn)證它的功能。 ? 組合邏輯可以根據(jù)真值表來(lái)測(cè)試。 ? 時(shí)序邏輯可以根據(jù)狀態(tài)轉(zhuǎn)移表來(lái)測(cè)試。 ? 如果電路是根據(jù)上面介紹的可測(cè)試性來(lái)設(shè)計(jì)的，則小規(guī)模的電路進(jìn)行完整的測(cè)試是比較容易的。 ? 大規(guī)模電路無(wú)法進(jìn)行全覆蓋的窮舉測(cè)試，因?yàn)闇y(cè)試向量數(shù)量太大，必須動(dòng)腦筋想辦法找到可管理的有效測(cè)試集合，以節(jié)省測(cè)試時(shí)間。 ? EDA工具對(duì)于得到設(shè)計(jì)電路的測(cè)試集是有幫助的，但是并不能確定電路的功能確實(shí)完全符合設(shè)計(jì)初衷。
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