【正文】 設計層次 改善程度 系統(tǒng)級 50%~90% 結構級 20%~50% 邏輯級 10%~20% 版圖級 5% 信號傳輸延遲 ? 延遲原因 各種邏輯門和連線并非理想元件，造成信號在傳輸過程中產(chǎn)生種種延遲。 ? 數(shù)字電路中，延遲的構成 （ 1）門延遲 （ 2）連線延遲 （ 3）扇出延遲 （ 4）大電容負載延遲 CMOS門延遲（ 1） ? 定義： 門延遲指的是信號從邏輯門輸入端到其輸出端的延遲時間。 ? CMOS邏輯門的轉換時間受限于對負債電容 Cl的充放電所需要的時間。 ? CMOS反相器的設計要求（ 驅動能力 ）： 它最少能夠驅動一個與之完全相同的反相器。 ? “ 本征延遲時間 ” 一個反相器驅動與之相同的另一個反相器是所產(chǎn)生的延遲時間。 CMOS門延遲（ 2） ? 參數(shù)定義 ? 上升時間 Tr 輸出信號波形從“ 1”電平 (即 Vdd)的 10%上升到 90%需要的時間； ? 下降時間 Tf 輸出信號波形從“ 1”電平 (即 Vdd)的 90%上升到 10%需要的時間； ? 延遲時間 Td 輸入電壓變化到 50% Vdd時刻到輸出電壓變化到 50% Vdd時刻之間的時間差； CMOS門延遲（ 3） ? CMOS反相器延遲時間的等效電路 前級反相器的負載電容約為后級反相器的兩個晶體管柵極電容之和。 CMOS門延遲（ 4） ? 下降時間 ? 輸入端 Vi加上一個從 0V到 Vdd的階躍電壓時， N管導通， P管截止，Cl通過 N管的等效電阻 Rn放電。 ? 放電過程： （ 1） Rn的阻值隨放點的過程而變化； （ 2） N管在整個放點過程中的工作區(qū)域也在變化； CMOS門延遲（ 5） ? Cl的電壓從 VddVtn過程， n管工作在飽和區(qū) 根據(jù)放電電流的瞬態(tài)方程： 假設 Vo從 VddVtn的時間為 Tf1，則有 CMOS門延遲（ 6） ? Cl的電壓從 VddVtn 下降到 ， n管工作在線性區(qū) 假設 Vo從 VddVtn到 Tf2，則有 ? CMOS反相器下降時間為 CMOS門延遲（ 7） ? 上升時間 輸入端加上從 Vdd到 0V的階躍電壓時： P管： 柵源電壓 Vgs = Vdd， 導通 N管：柵源電壓 Vgs = 0， 截止 ? 充電電流的瞬態(tài)方程： 起初，因為 V0=0， Vi=0， P管的柵漏電壓為 0V，漏端夾斷，而源端開啟，所以 P管工作在線性區(qū)。 CMOS門延遲（ 8） 假設 Vo從 |Vtp|的時間為 Tr1，則 假設 Vo從 |Vtp| 到 Tr2，則 CMOS門延遲（ 9） ? COMS反相器的上升時間為 連線延遲（ 1） ? 導線上的分布電阻與電容值、驅動門的阻抗和負載阻抗等因素可以決定信號在導線上的傳輸速度。 ? 對于較長的導線， 分布電阻 和 電容 是影響傳輸速度延遲的最大的2個因素。 節(jié)點 Vi的時間響應： 連線延遲（ 2） ? 當網(wǎng)絡節(jié)點分解的很密時，節(jié)點 Vi的時間響應可以微分形式： （擴散方程） ? 一個步進電壓沿著一長度為 x的導線傳輸所需要的上升 /下降延遲的時間 Tx： 連線延遲（ 2） ? 當網(wǎng)絡節(jié)點分解的很密時，節(jié)點 Vi的時間響應可以微分形式： （擴散方程） ? 一個步進電壓沿著一長度為 x的導線傳輸所需要的上升 /下降延遲的時間 Tx： 電路扇出延遲 ? 定義： 邏輯門的輸出端所接入的輸入門的個數(shù)稱為電路的扇出 F0. ? 限制條件： ? 扇出端的負載等于每個輸入端的柵電容之和： ? 在電路設計中，如果一個反相器的扇出為 N，即假設它要驅動 N個與他本身尺寸相同的反向器 F0=N，這是要求該反相器的驅動能力為其驅動一個反相器時驅動能力的 F0=N倍，才能獲得與其驅動一級門相同的延遲時間，使電路的速度不會下降。 大電容負載驅動電路（ 1） ? 大電容負載驅動電路 當電容負載增大時，邏輯門在驅動時引起的延遲的會相應增大，會出現(xiàn)芯片內信號線通過引線驅動芯片外部電容負載。 ? 如果在不增加電路延遲時間的情況下驅動大電容負載，根據(jù)驅動因子： 增大柵極溝道寬度 W即可提高驅動能力。 但是 W增大將使得驅動管的柵面積 W L也相應增大，柵極電容Cg（ Cg ∝ WL）也隨之增大，這將增大前一級邏輯門的負載。 大電容負載驅動電路（ 2） ? 假設一標準 NMOS標準反相器，電路參數(shù)為 本征延遲時間為 Tpd，如果不增加反相器的驅動能力，其延遲時間為 27Tpd。 大電容負載驅動電路（ 3） ? 逐級放大法 在標準反相器 βR不變的前提下，逐級放大驅動管和負載管的寬長比，使每一級發(fā)達的比例因子 f相等。 （ 比例因子 f = 3,即后一級 管子寬度是前一級的 3倍 ） 第一級 第二級 第三級 延遲時間 f Tpd f Tpd f Tpd 放大比例 f =Cl1/Cg=3 f =Cl2/Cl1=3 f =CL/Cl2=3 反相器 βR βR=3/(1/3)=9 βR=9/1=9 βR=27/9=9 大電容負載驅動電路（ 4） ? 第一級反相器： 第一級門延遲時間 = 本證延遲時間 Tpd ? 第二級反相器： 第二級反相器的寬度是第一級反相器 (標準 )寬度的 f 倍，相當于第一級反相器的負載增大了 f 倍： 第二級門延遲時間 = f Tpd ? 第三級反相器： 第二級門延遲時間 = f Tpd ? 假設經(jīng)過 N級放大后，電路的總延遲時間為： T=N f Tpd 其中， f 稱為幾何放大因子， N為放大級數(shù)。 ? f 增大可使級數(shù) N減小，但 f 增大使總延遲時間和每級的延遲時間增大。 CMOS電路的閘流 (1) ? 閘流效應 (Latchup)的起因 ? P阱內有一縱向 NPN管， P阱外有一個橫向 PNP管； ? P阱中縱向 NPN管的電流放大因子 β約為 50~幾百 ， P阱外有一個橫向 PNP管的電流放大因子 β約為 ~10； ? Rw和 Rs為基極寄生電阻，阱電阻 Rw~120kΩ，襯底電阻 Rs約為 500~700 Ω。 ? 如果 2個晶體管的 β和基極寄生電阻太大，則容易在外部噪聲的作用下觸發(fā)閘流效應 ? 減小 β值 加大 P+與 P阱間的距離可以增加橫向 PNP管的基極寬度，從而減小其電流放大倍數(shù) βPNP，但這要犧牲面積。 ? 采用偽收集極 ? 采用保護環(huán) ? 采用 SOI工藝技術 MOS管的串聯(lián)特性 （ 1） ? 當 2個具有相同開啟電壓，并且都工作在線性區(qū)的晶體管串聯(lián)時： MOS管的串聯(lián)特性 （ 2） 由等效電路得到 N個管子串聯(lián)的等效導電因子 MOS管的并聯(lián)特性 （ 1） ? 當 2個具有相同開啟電壓，并且都工作在線性區(qū)的晶體管并聯(lián)時： MOS管的并聯(lián)特性 （ 2） 根據(jù)電流公式 由等效電路得到： N個管子并聯(lián)的等效導電因子 邏輯門的延遲（ 1） ? 用一反相器等效求得邏輯門的延遲時間的近似值。 ? 上拉過程 ：輸入為低電平時，把輸出端拉向高電平的過程； ? 下拉過程 ：輸入為高電平時，把輸出端拉向低電平的過程； ? 該反相器中的下拉 N型晶體管與上拉 P型晶體管的尺寸對應于原邏輯門中下拉或上拉路徑的有效長度。 當下拉路徑導通時， 所有的 N型晶體管必須都導通 N型晶體管的有效導電因子值為 邏輯門的延遲（ 2） ? 當 所以， 3個具有相同柵極 W與 L的晶體管串聯(lián)，其等效溝道長度為 3L，因此， ? 下拉時串聯(lián)晶體管的延遲時間為 ? 在上拉情況下，只要一個 P型晶體管導通即可提升其輸入電位，因此 所以 邏輯門的延遲（ 3） ? 對于 ? 若 M個 N型晶體管 串聯(lián) 的 下降時間 Tf為 MTf； M個 P型晶體管 串聯(lián)的 上升時間 Tr為 MTr。 ? 若 M個 N型晶體管 并聯(lián) 且 同時導通 ，則 下降時間 為 Tf/M， M個 P型晶體管 并聯(lián) 且 同時導通 ，則 上升時間 Tr為 Tr/M。 邏輯門的延遲 — 與非門 (1)