[工學(xué)]第四章_vhdl設(shè)計(jì)初步-資料下載頁(yè)
2024-12-07 23:59本頁(yè)面
【正文】 : IN STD_LOGIC。 co， so : OUT STD_LOGIC)。 END COMPONENT ； COMPONENT or2a PORT (a， b : IN STD_LOGIC。 c : OUT STD_LOGIC)。 END COMPONENT； EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 全加器 f_adder電路圖 SIGNAL d， e， f : STD_LOGIC。 BEGIN u1 : h_adder PORT MAP(a=ain， b=bin， co=d， so=e)。 u2 : h_adder PORT MAP(a=e， b=cin， co=f， so=sum)。 u3 : or2a PORT MAP(a=d， b=f， c=cout)。 END ARCHITECTURE fd1。 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 半加器描述和 CASE語句 半加器 h_adder邏輯功能真值表 PROCESS(abc) BEGIN CASE abc IS WHEN 00 = so=39。039。 co=39。039。 WHEN 01 = so=39。139。 co=39。039。 WHEN 10 = so=39。139。 co=39。039。 WHEN 11 = so=39。039。 co=39。139。 WHEN OTHERS = NULL 。 END CASE。 END PROCESS。 a b so co 0 0 0 0 0 1 1 0 1 0 1 0 1 1 0 1 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) (1)CASE語句 CASE語句的一般表達(dá)式是： CASE 表達(dá)式 IS When 選擇值 = 順序語句 。 ... 。 順序語句 ； When 選擇值 = 順序語句 。 ... 。 順序語句 ； ... END CASE ； 半加器描述和 CASE語句 CASE abc IS WHEN 00 = so=39。039。 co=39。039。 WHEN 01 = so=39。139。 co=39。039。 WHEN 10 = so=39。139。 co=39。039。 WHEN 11 = so=39。039。 co=39。139。 WHEN OTHERS = NULL 。 END CASE。 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) (1)CASE語句 半加器描述和 CASE語句 (2)標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型 STD_LOGIC_VECTOR 在使用 STD_LOGIC_VECTOR中 ， 必須注明其數(shù)組寬度 ， 即位寬， 例如 : B : OUT STD_LOGIC_VECTOR(7 DOWNTO 0) ； 或 SIGNAL A ： STD_LOGIC_VECTOR(1 TO 4)； EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) (1)CASE語句 半加器描述和 CASE語句 (2)標(biāo)準(zhǔn)邏輯矢量數(shù)據(jù)類型 STD_LOGIC_VECTOR (3)并置操作符 ? 以下是一些并置操作示例： SIGNAL a : STD_LOGIC_VECTOR (3 DOWNTO 0) 。 SIGNAL d : STD_LOGIC_VECTOR (1 DOWNTO 0) 。 ... a = 39。139。?39。039。?d(1)?39。139。 元素與元素并置，并置后的數(shù)組長(zhǎng)度為 4 ... IF a ? d = 101011 THEN ... 在 IF條件句中可以使用并置符 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 半加器描述和 CASE語句 全加器描述和例化語句 元件例化語句由兩部分組成 ， 第一部分是對(duì)一個(gè)現(xiàn)成的設(shè)計(jì)實(shí)體定義為一個(gè)元件 ， 語句的功能是對(duì)待調(diào)用的元件作出調(diào)用聲明 ， 它的最簡(jiǎn)表達(dá)式如下所示： COMPONENT 元件名 IS PORT (端口名表 ) ； END COMPONENT 文件名 ； 元件例化語句的第二部分則是此元件與當(dāng)前設(shè)計(jì)實(shí)體 (頂層文件 )中元件間及端口的連接說明 。 語句的表達(dá)式如下： 例化名 : 元件名 PORT MAP( [端口名 =] 連接端口名 ,...)。 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 半加器描述和 CASE語句 全加器描述和例化語句 COMPONENT h_adder PORT ( a， b : IN STD_LOGIC。 co， so : OUT STD_LOGIC)。 END COMPONENT ； COMPONENT or2a PORT (a， b : IN STD_LOGIC。 c : OUT STD_LOGIC)。 END COMPONENT； SIGNAL d， e， f : STD_LOGIC。 BEGIN u1 : h_adder PORT MAP(a=ain， b=bin， co=d， so=e)。 u2 : h_adder PORT MAP(a=e， b=cin， co=f， so=sum)。 u3 : or2a PORT MAP(a=d， b=f， c=cout)。 END ARCHITECTURE fd1。 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 半加器描述和 CASE語句 全加器描述和例化語句 全加器 f_adder電路圖 EDA技術(shù)與 VHDL語言 第 4章 VHDL設(shè)計(jì)初步 1位二進(jìn)制全加器的 VHDL設(shè)計(jì) 半加器描述和 CASE語句 全加器描述和例化語句 VHDL設(shè)計(jì)基本概念和語言現(xiàn)象小結(jié) 數(shù)據(jù)類型 數(shù)據(jù)對(duì)象 信號(hào)屬性 時(shí)鐘檢測(cè) VHDL庫(kù) 程序包 時(shí)序電路 異步時(shí)序 真值表表達(dá) 元件例化 并置操作符 標(biāo)準(zhǔn)邏輯矢量 EDA技術(shù)與 VHDL語言 作業(yè)： P105 4 4 4 4 46 第 4章 VHDL設(shè)計(jì)初步 EDA技術(shù)與 VHDL語言
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