[工學(xué)]第四章_vhdl設(shè)計初步-展示頁
2024-12-16 23:59本頁面
【正文】 IF。 THEN y = a。 ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 39。 y : OUT BIT )。 END ARCHITECTURE one 。039。 END ARCHITECTURE one 。 END IF。 THEN y = a。 ARCHITECTURE one OF mux21a IS BEGIN PROCESS (a,b,s) BEGIN IF s = 39。 y : OUT BIT )。 END ARCHITECTURE one。 END ARCHITECTURE one。 e = b AND s。 ARCHITECTURE one OF mux21a IS SIGNAL d,e : BIT。 y : OUT BIT )。 實體 結(jié)構(gòu)體 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 ENTITY mux21a IS PORT ( a, b : IN BIT。 ELSE b 。 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 39。 y : OUT BIT ) 。 第 4章 VHDL設(shè)計初步 EDA技術(shù)與 VHDL語言 教學(xué)重點： ? VHDL設(shè)計的基本結(jié)構(gòu)和特點 ? 時序邏輯和組合邏輯電路設(shè)計方法 第 4章 VHDL設(shè)計初步 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 寄存器描述及其 VHDL語言現(xiàn)象 1位二進制全加器的 VHDL設(shè)計 1 2 3 第 4章 VHDL設(shè)計初步 EDA技術(shù)與 VHDL語言 ENTITY mux21a IS PORT( a, b : IN BIT 。第 4章 電信學(xué)院 張沛泓 EDA技術(shù)與 VHDL語言 教學(xué)目的及要求 本章通過幾個簡單、完整而典型的 VHDL設(shè)計示例，使大家了解用 VHDL表達和設(shè)計電路的方法，并對由此而引出的 VHDL語言現(xiàn)象和語句規(guī)則加以有針對性的說明，以便大家能迅速從整體上把握 VHDL程序的基本結(jié)構(gòu)和設(shè)計特點。 通過對本章的學(xué)習(xí)，要求大家掌握 VHDL設(shè)計的基本概念、基本結(jié)構(gòu)和設(shè)計特點，掌握時序邏輯和組合邏輯電路的表達方式。 s : IN BIT。 END ENTITY mux21a 。039。 END ARCHITECTURE one 。 s : IN BIT。 END ENTITY mux21a。 BEGIN d = a AND (NOT S)。 y = d OR e。 . . . ARCHITECTURE one OF mux21a IS BEGIN y = (a AND (NOT s)) OR (b AND s)。 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 ENTITY mux21a IS PORT ( a, b, s: IN BIT。 END ENTITY mux21a。039。 ELSE y = b。 END PROCESS。 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 ARCHITECTURE one OF mux21a IS BEGIN y = a WHEN s = 39。 ELSE b 。 ENTITY mux21a IS PORT ( a, b, s: IN BIT。 END ENTITY mux21a。039。 ELSE y = b。 END PROCESS。 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 ENTITY mux21a IS PORT ( a, b, s: IN BIT。 END ENTITY mux21a。039。 ELSE y = b。 END PROCESS。 mux21a功能時序波形 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 VHDL相關(guān)語句說明 （ 1）實體表達 ENTITY e_name IS PORT ( p_name : port_m data_type。 END ENTITY e_name。039。 ELSE y = b。 EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 VHDL相關(guān)語句說明 （ 1）實體表達 （ 2）實體名 （ 3） PORT語句和端口信號名 （ 4）端口模式 （ 5）數(shù)據(jù)類型 BIT （ 6）結(jié)構(gòu)體表達 （ 7）信號傳輸 (賦值 )符號和數(shù)據(jù)比較符號 （ 8）邏輯操作符 AND、 OR、 NOT （ 9） IF_THEN條件語句 （ 10） WHEN_ELSE條件信號賦值語句 賦值目標(biāo) = 表達式 WHEN 賦值條件 ELSE 表達式 WHEN 賦值條件 ELSE ... 表達式 ； z = a WHEN p1 = ‘1’ ELSE b WHEN p2 = ‘1’ ELSE c ； EDA技術(shù)與 VHDL語言 多路選擇器 VHDL描述 2選 1多路選擇器的 VHDL描述 第 4章 VHDL設(shè)計初步 VHDL相關(guān)語句說明 （ 1）實體表達 （ 2）實體名 （ 3） PORT語句和端口信號名 （ 4）端口模式 （ 5）數(shù)據(jù)類型 BIT （ 6）結(jié)構(gòu)體表達 （ 7）信號傳輸 (賦值 )符號和數(shù)據(jù)比較符號 （ 8）邏輯操作符 AND、 OR、 NOT （ 9） IF_THEN條件語句 （ 10） WHEN_ELSE條件信號賦值
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