【正文】 高系統(tǒng)的可靠性。 （ 2）為什么采用與 或表達(dá)式？ [答 ]： 或表達(dá)式比較常見(jiàn)； 或表達(dá)式容易和其他形式的表達(dá)式相互轉(zhuǎn)換； 或陣列。 （ 3）什么是最簡(jiǎn)的與 或表達(dá)式？ [答 ]： ； ，每個(gè)乘積項(xiàng)中變量個(gè)數(shù)也最少。 4 CBAFCACBABCACABF?????? 上面兩個(gè)邏輯表達(dá)式是等價(jià)的，問(wèn)哪個(gè)表達(dá)式是最簡(jiǎn)與 或表達(dá)式？ [解 ]：第一表達(dá)式有 4個(gè)乘積項(xiàng)，變量數(shù)為 3；第二表達(dá)式有 2個(gè)乘積項(xiàng)，變量數(shù)為 2，故第二表達(dá)式為最簡(jiǎn)與 或式。 二、用布爾代數(shù)化簡(jiǎn)邏輯函數(shù)的方法 （ 1）并項(xiàng)法 利用 的公式，將兩項(xiàng)合并為一項(xiàng)，并銷(xiāo)去一個(gè)變量。 【 例 7】 1?? AA()F A B C A B C A B C C A B? ? ? ? ?（ 2）吸收法 利用 A＋ AB＝ A 的公式，消去多余的項(xiàng)。 【 例 8】 BAFEB C DABAF ???? )(A A B A B? ? ?CABCABABCBAABCBCAABF ?????????? )(()A A B B??CBCAABF ???CBAACAAB )( ????CBACABCAAB ????)()( CBACACABAB ???? ?CAAB ??（ 3）消去法 利用 的公式，消去多余的因子 （ 4）配項(xiàng)法 利用 做配項(xiàng)用，消去多余的項(xiàng)。 【 例 9】 【 例 10】 三、邏輯函數(shù)化簡(jiǎn)實(shí)例 【例 11】 有原始邏輯函數(shù)表達(dá)式為 要求： (1)畫(huà)出原始邏輯表達(dá)式的邏輯圖； (2)用布爾代數(shù)簡(jiǎn)化邏輯表達(dá)式； (3)畫(huà)出簡(jiǎn)化邏輯表達(dá)式的邏輯圖。 [解 ] (1)請(qǐng)?jiān)囍约和瓿伞? （ 2） BCACABF ????(3)簡(jiǎn)化后的邏輯只用一個(gè)或門(mén)即可實(shí)現(xiàn) (P17)。 CBACAACBCACACBBCACBCABCACBAF??????????????????? )(【例 12】 有原始邏輯函數(shù)表達(dá)式為 要求： (1)簡(jiǎn)化表達(dá)式； (2)僅用與非門(mén)畫(huà)出簡(jiǎn)化表達(dá)式的邏輯圖。 [解 ] (1) 三態(tài)門(mén)有三種輸出狀態(tài)：低阻抗的 0、 1狀態(tài)、高阻抗?fàn)顟B(tài)。 V DDFAFAE＆1≥ 1G 1G 2E三態(tài)門(mén)電路 三態(tài)門(mén)邏輯符號(hào) 三態(tài)門(mén)真值表 E A G1 G2 F 0 0 1 1 0 0 1 0 0 1 1 0 1 0 高阻態(tài) 1 1 1 0 高阻態(tài) 當(dāng) E = 0時(shí)， F = A。表示數(shù)據(jù)可以從輸入端傳向輸出端。 當(dāng) E =1時(shí)，無(wú)論 A為何值，上管和下管均為截止，輸出端呈高阻態(tài)。輸入端與輸出端被隔離。 三態(tài)門(mén)通常用于多路數(shù)據(jù)的切換。 補(bǔ)充：三態(tài)門(mén) ? TTL （ TransistorTransistorLogic）門(mén) ： 用晶體管制作。 特點(diǎn)：速度快、負(fù)載能力強(qiáng)， 功耗較大、集成度低。 ? MOS（ MetalOxide Semiconductor）門(mén) ： 用 “ 金屬－氧化物－半導(dǎo)體 ” 絕緣柵場(chǎng)效管制作。 特點(diǎn)：集成度高、功耗低， 速度較慢、負(fù)載能力較弱。 實(shí)現(xiàn)基本邏輯運(yùn)算和復(fù)合邏輯運(yùn)算的單元電路稱(chēng)為邏輯門(mén)。按制作材料分為： 目前， MOS門(mén)電路的性能得到極大的提高，大規(guī)模、超大規(guī)模集成電路一般采用 MOS工藝制造。 TTL門(mén) CMOS門(mén) 超大規(guī)模 MOS 集成電路 邏輯門(mén) 簡(jiǎn)單邏輯門(mén)電路指或門(mén)、與門(mén)及非門(mén)電路，也稱(chēng)基本邏輯門(mén)。 邏輯門(mén)由 兩種 MOS管構(gòu)成： NMOS管、 PMOS管。 GDSGDS截止GDSB N加高電平加低電平+++++++NMOS管： NMOS管的符號(hào) G 柵極 D 漏極 S 源極 BN 襯底 柵極加高電平，漏極與源極間導(dǎo)通， DS相當(dāng)于接通的開(kāi)關(guān) 柵極加低電平，漏極與源極間截止， DS相當(dāng)于斷開(kāi)的開(kāi)關(guān) 簡(jiǎn)單邏輯門(mén)電路 PMOS管： PMOS管的符號(hào) G 柵極 S 源極 D 漏極 BN 襯底 柵極加低電平，源極與漏極間導(dǎo)通， DS相當(dāng)于接通的開(kāi)關(guān) 柵極加高電平，源極與漏極間截止， DS相當(dāng)于斷開(kāi)的開(kāi)關(guān) GDSGDS截止GDSB P加高電平加低電平++V DDV DD VDD+++++? 標(biāo)稱(chēng)邏輯電平 ? 開(kāi)門(mén)電平 UOH與關(guān)門(mén)電平 UOL 門(mén)電路的邏輯功能是通過(guò)指定高電平表示 1，低電平表示 0來(lái)實(shí)現(xiàn)的。這種表示邏輯值 1和 0的理想電平值，記為 U(1)和 U(0)，稱(chēng)為標(biāo)稱(chēng) 邏輯電平 。 標(biāo)稱(chēng)邏輯電平 分別為 U(1)=5V,U(0)=0V 實(shí)際門(mén)電路中，高電平和低電平都不可能是標(biāo)稱(chēng)邏輯電平，而是在偏離這一數(shù)值的一個(gè)范圍內(nèi)。我們把表示邏輯值 1的最小高電平 UOH稱(chēng)為 開(kāi)門(mén)電平 ，表示邏輯值0的最大低電平 UOL稱(chēng)為 關(guān)門(mén)電平 。 邏輯門(mén)電路的外特性 ? 輸入高電平電流 IIH和輸入低電平電流 IIL ?輸出高電平電流 IOH和輸出低電平電流 IOL 作為負(fù)載的門(mén)電路，當(dāng)某一輸入端輸入高電平，其余輸入端接低電平時(shí)，流入該入端的電流稱(chēng)為 拉出前級(jí)門(mén)電路輸出端的電流 。 作為負(fù)載的門(mén)電路，當(dāng)某一輸入端輸入低電平，其余輸入端接高電平時(shí)，從該入端流出的電流稱(chēng)為 灌入前級(jí)輸出端的電流 。 IOH是指輸出高電平時(shí)流出該輸出端的電流，它反映了門(mén)電路帶拉電流負(fù)載的能力。 IOL是指輸出低電平時(shí)流入該輸出端的電流，它反映了門(mén)電路帶灌電流負(fù)載的能力。 ? 扇入系數(shù) Nr ? 扇出系數(shù) Nc 門(mén)電路允許的輸入端數(shù)目，稱(chēng)為該門(mén)電路的 扇入系數(shù) 。一般門(mén)電路的扇入系數(shù)為 15，最多不超過(guò) 8。實(shí)際應(yīng)用中若要求門(mén)電路的輸入端數(shù)目超過(guò)它的扇入系數(shù)，可使用與擴(kuò)展器或者或擴(kuò)展器來(lái)增加輸入端數(shù)目，也可改用分級(jí)實(shí)現(xiàn)的方法。 門(mén)電路通常只有一個(gè)輸出端 ， 但它能與下一級(jí)的多個(gè)門(mén)的輸入端連接 。 一個(gè)門(mén)的輸出端所能連接的下一級(jí)門(mén)輸入端的個(gè)數(shù)稱(chēng)為該門(mén)電路的 扇出系數(shù) 。 或稱(chēng) 負(fù)載能力。 TTL一般門(mén)電路的扇出系數(shù)為 8， 驅(qū)動(dòng)門(mén)的扇出系數(shù)可達(dá) 25。 CMOS門(mén)的扇出系數(shù)更大一些 。 ? 平均時(shí)延 tPD tPD：信號(hào)通過(guò)實(shí)際邏輯門(mén) 時(shí)，輸出信號(hào)滯后于 輸入信號(hào)的平均時(shí)間。 t P HLt P L HAF1A F50 %50 %1 ()2P D P H L P L Ht t t?? 從輸入波形上升沿的50％處，到輸出波形下降沿的 50％處之間的時(shí)間間隔定義為 前沿延遲 tPLH，類(lèi)似的定義 tPHL為 后沿延遲 ，則平均時(shí)延為： 平均時(shí)延反映了門(mén)電路的工作速度。 ? 空載功耗 當(dāng)輸出端空載 ,門(mén)電路輸出低電平時(shí)電路的功耗稱(chēng)為 空載導(dǎo)通功耗 Pon。當(dāng)輸出端為高電平時(shí)，電路的功耗稱(chēng)為 空載截止功耗 Poff。 平均功耗 P=(Pon+Poff)/2。例如 74H系列 TTL門(mén)電路，平均功耗為 22毫瓦。而 CMOS門(mén)電路平均功耗在微瓦數(shù)量級(jí)。