【正文】 高系統(tǒng)的可靠性。 （ 2）為什么采用與 或表達式？ [答 ]： 或表達式比較常見； 或表達式容易和其他形式的表達式相互轉(zhuǎn)換； 或陣列。 （ 3）什么是最簡的與 或表達式？ [答 ]： ； ，每個乘積項中變量個數(shù)也最少。 4 CBAFCACBABCACABF?????? 上面兩個邏輯表達式是等價的，問哪個表達式是最簡與 或表達式？ [解 ]：第一表達式有 4個乘積項，變量數(shù)為 3；第二表達式有 2個乘積項，變量數(shù)為 2，故第二表達式為最簡與 或式。 二、用布爾代數(shù)化簡邏輯函數(shù)的方法 （ 1）并項法 利用 的公式，將兩項合并為一項，并銷去一個變量。 【 例 7】 1?? AA()F A B C A B C A B C C A B? ? ? ? ?（ 2）吸收法 利用 A＋ AB＝ A 的公式，消去多余的項。 【 例 8】 BAFEB C DABAF ???? )(A A B A B? ? ?CABCABABCBAABCBCAABF ?????????? )(()A A B B??CBCAABF ???CBAACAAB )( ????CBACABCAAB ????)()( CBACACABAB ???? ?CAAB ??（ 3）消去法 利用 的公式，消去多余的因子 （ 4）配項法 利用 做配項用，消去多余的項。 【 例 9】 【 例 10】 三、邏輯函數(shù)化簡實例 【例 11】 有原始邏輯函數(shù)表達式為 要求： (1)畫出原始邏輯表達式的邏輯圖； (2)用布爾代數(shù)簡化邏輯表達式； (3)畫出簡化邏輯表達式的邏輯圖。 [解 ] (1)請試著自己完成。 （ 2） BCACABF ????(3)簡化后的邏輯只用一個或門即可實現(xiàn) (P17)。 CBACAACBCACACBBCACBCABCACBAF??????????????????? )(【例 12】 有原始邏輯函數(shù)表達式為 要求： (1)簡化表達式； (2)僅用與非門畫出簡化表達式的邏輯圖。 [解 ] (1) 三態(tài)門有三種輸出狀態(tài)：低阻抗的 0、 1狀態(tài)、高阻抗狀態(tài)。 V DDFAFAE＆1≥ 1G 1G 2E三態(tài)門電路 三態(tài)門邏輯符號 三態(tài)門真值表 E A G1 G2 F 0 0 1 1 0 0 1 0 0 1 1 0 1 0 高阻態(tài) 1 1 1 0 高阻態(tài) 當 E = 0時， F = A。表示數(shù)據(jù)可以從輸入端傳向輸出端。 當 E =1時，無論 A為何值，上管和下管均為截止，輸出端呈高阻態(tài)。輸入端與輸出端被隔離。 三態(tài)門通常用于多路數(shù)據(jù)的切換。 補充：三態(tài)門 ? TTL （ TransistorTransistorLogic）門 ： 用晶體管制作。 特點：速度快、負載能力強， 功耗較大、集成度低。 ? MOS（ MetalOxide Semiconductor）門 ： 用 “ 金屬－氧化物－半導體 ” 絕緣柵場效管制作。 特點：集成度高、功耗低， 速度較慢、負載能力較弱。 實現(xiàn)基本邏輯運算和復合邏輯運算的單元電路稱為邏輯門。按制作材料分為： 目前， MOS門電路的性能得到極大的提高，大規(guī)模、超大規(guī)模集成電路一般采用 MOS工藝制造。 TTL門 CMOS門 超大規(guī)模 MOS 集成電路 邏輯門 簡單邏輯門電路指或門、與門及非門電路，也稱基本邏輯門。 邏輯門由 兩種 MOS管構(gòu)成： NMOS管、 PMOS管。 GDSGDS截止GDSB N加高電平加低電平+++++++NMOS管： NMOS管的符號 G 柵極 D 漏極 S 源極 BN 襯底 柵極加高電平，漏極與源極間導通， DS相當于接通的開關(guān) 柵極加低電平，漏極與源極間截止， DS相當于斷開的開關(guān) 簡單邏輯門電路 PMOS管： PMOS管的符號 G 柵極 S 源極 D 漏極 BN 襯底 柵極加低電平，源極與漏極間導通， DS相當于接通的開關(guān) 柵極加高電平，源極與漏極間截止， DS相當于斷開的開關(guān) GDSGDS截止GDSB P加高電平加低電平++V DDV DD VDD+++++? 標稱邏輯電平 ? 開門電平 UOH與關(guān)門電平 UOL 門電路的邏輯功能是通過指定高電平表示 1，低電平表示 0來實現(xiàn)的。這種表示邏輯值 1和 0的理想電平值，記為 U(1)和 U(0)，稱為標稱 邏輯電平 。 標稱邏輯電平 分別為 U(1)=5V,U(0)=0V 實際門電路中，高電平和低電平都不可能是標稱邏輯電平，而是在偏離這一數(shù)值的一個范圍內(nèi)。我們把表示邏輯值 1的最小高電平 UOH稱為 開門電平 ，表示邏輯值0的最大低電平 UOL稱為 關(guān)門電平 。 邏輯門電路的外特性 ? 輸入高電平電流 IIH和輸入低電平電流 IIL ?輸出高電平電流 IOH和輸出低電平電流 IOL 作為負載的門電路，當某一輸入端輸入高電平，其余輸入端接低電平時，流入該入端的電流稱為 拉出前級門電路輸出端的電流 。 作為負載的門電路，當某一輸入端輸入低電平，其余輸入端接高電平時，從該入端流出的電流稱為 灌入前級輸出端的電流 。 IOH是指輸出高電平時流出該輸出端的電流，它反映了門電路帶拉電流負載的能力。 IOL是指輸出低電平時流入該輸出端的電流，它反映了門電路帶灌電流負載的能力。 ? 扇入系數(shù) Nr ? 扇出系數(shù) Nc 門電路允許的輸入端數(shù)目，稱為該門電路的 扇入系數(shù) 。一般門電路的扇入系數(shù)為 15，最多不超過 8。實際應(yīng)用中若要求門電路的輸入端數(shù)目超過它的扇入系數(shù)，可使用與擴展器或者或擴展器來增加輸入端數(shù)目，也可改用分級實現(xiàn)的方法。 門電路通常只有一個輸出端 ， 但它能與下一級的多個門的輸入端連接 。 一個門的輸出端所能連接的下一級門輸入端的個數(shù)稱為該門電路的 扇出系數(shù) 。 或稱 負載能力。 TTL一般門電路的扇出系數(shù)為 8， 驅(qū)動門的扇出系數(shù)可達 25。 CMOS門的扇出系數(shù)更大一些 。 ? 平均時延 tPD tPD：信號通過實際邏輯門 時，輸出信號滯后于 輸入信號的平均時間。 t P HLt P L HAF1A F50 %50 %1 ()2P D P H L P L Ht t t?? 從輸入波形上升沿的50％處，到輸出波形下降沿的 50％處之間的時間間隔定義為 前沿延遲 tPLH，類似的定義 tPHL為 后沿延遲 ，則平均時延為： 平均時延反映了門電路的工作速度。 ? 空載功耗 當輸出端空載 ,門電路輸出低電平時電路的功耗稱為 空載導通功耗 Pon。當輸出端為高電平時，電路的功耗稱為 空載截止功耗 Poff。 平均功耗 P=(Pon+Poff)/2。例如 74H系列 TTL門電路，平均功耗為 22毫瓦。而 CMOS門電路平均功耗在微瓦數(shù)量級。