eda課設(shè)電子時鐘設(shè)計-資料下載頁
2025-09-29 10:05本頁面
【導(dǎo)讀】本設(shè)計所用的軟件主要是QuartusII，在此對它做一些介紹。配置的完整PLD設(shè)計流程。成設(shè)計流程外，提供了完善的用戶圖形界面設(shè)計方式。具有運行速度快，界面。統(tǒng)一，功能集中，易學易用等特點。QuartusII支持Altera的IP核，包含了LPM/MegaFunction宏功能模塊庫，使用戶可以充分利用成熟的模塊，簡化了設(shè)計的復(fù)雜性、加快了設(shè)計速度。方便地實現(xiàn)各種DSP應(yīng)用系統(tǒng)；支持Altera的片上可編程系統(tǒng)開發(fā)，目前Altera已經(jīng)停止了對MaxplusII的更新支持，QuartusII. 與之相比不僅僅是支持器件類型的豐富和圖形界面的改變。中包含了許多諸如SignalTapII、ChipEditor和RTLViewer的設(shè)計輔助工具，及簡便的使用方法。Altera公司2020年推出了新款CycloneII系列FPGA器件。量低成本數(shù)字消費市場有著巨大的影響，該市場消納了三分之一的器件。Altera低成本的設(shè)計方式，使之能夠在更低的成本下制造出更大容量的器件。器件中任何不用于配置的存儲器可用于一般存儲，進一步增強其價值。CycloneII架構(gòu)優(yōu)化的，包括：NiosII嵌入式處理器；DDRSDRAM控制器；Solomon編譯器；Viterbi編譯器等等。
【正文】 這個計數(shù)器還必須有一個頻率為 1Hz 時鐘信號，這樣才能讓整個時鐘跑起來。 數(shù)據(jù)顯示模塊主要功能是將合適的數(shù)據(jù)在合適的時間正確的顯示出來，這其中除了單純的顯示模塊，還需要一個數(shù)據(jù)選擇器管理整個電路的數(shù)據(jù)。 開 始2 5 M H Z1 H Z 秒 信 號秒 計 時 器分 鐘 計 時 器小 時 計 數(shù) 器數(shù)據(jù)選擇器數(shù) 碼 管 顯 示 器 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 12 鬧鐘模塊 時間設(shè)定寄存器還可以用計數(shù)器搞定，比較器是用來比較時鐘時間 和鬧鐘時間，一旦時鐘時間和鬧鐘所設(shè)定的時間一樣就發(fā)出鬧鈴響信號 。 開 始鬧 鐘 時 間 = 計 時 時間 ？設(shè) 置 鬧 鐘 時 間不 響 鈴響 鈴YN 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 13 四．調(diào)試及結(jié)果 模塊仿真 電子時鐘頂層電路圖 24 進制計數(shù)器仿真 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 14 60 進制計數(shù)器仿真 1HZ 分頻器 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 15 4 按鍵輸入狀態(tài)控制器 按鍵防抖器件 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 16 數(shù)據(jù)鎖存器 電路位選擇器 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 17 數(shù)據(jù)比較器 數(shù)碼管顯示控制器 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 18 數(shù)據(jù)選通器 分析運行結(jié)果 本次實驗在 EDA 技術(shù)實驗箱上進行， 通過實現(xiàn) FPGA 的數(shù)字電子時鐘的設(shè)計與實現(xiàn)的整個流程， 文本編輯 ， 功能仿真 ， 邏輯綜合 ， 布局布線 ， 編程下載 之后，可以在八段數(shù)碼管上顯示時間，秒表以及鬧鐘時間，鬧鐘到時可以通過喇叭響鈴，通過鍵盤上的 k k k k8 按鍵可以調(diào)整時間，實現(xiàn)其他功能等等。 通過觀察實驗箱，我們小組的本次課設(shè)完成了計時功能，秒表功能以及鬧鐘功能，但是時間的校時功能沒有完成。 哈爾濱工業(yè)大學（威海）課程設(shè)計實驗報告 19 五 . 設(shè)計總結(jié) 錯誤分析 本次課設(shè)我們的校時功能沒有實現(xiàn)，我們檢查了程序，按我們的思路沒有發(fā)現(xiàn)問題的所在，也可能在仿真和布局布線的過程中出現(xiàn)了錯誤。由此可見，良好的編程習慣對于編寫一段程序的重要性，既方便排查錯誤，又方便梳理思路，程序設(shè)計要講究層次感，便于寫程序。另外在仿真過程中，要熟悉 Quartus II 軟件的應(yīng)用以及各個部分的選擇，才會避免出錯；在布局布線過程中，應(yīng)該仔細認真，避免出現(xiàn)錯誤連線。 心得體會 為期兩周的大型作業(yè)，我們組順利完成了基于 FPGA 的數(shù)字電子時鐘設(shè)計與實現(xiàn)的課程設(shè)計。從剛開始對 Verilog 語言非常陌生，到最后接近熟練地掌握 Verilog 語言的程度，期間花費不少時間和精力，同時也收獲了很多，學會了使用 Verilog 語言編程仿真電路實驗，掌握了可編程邏輯器件的應(yīng)用開發(fā)技術(shù)，熟悉了一種 EDA 軟件使用，掌握了 Verilog 設(shè)計方法，即分模塊分層次的設(shè)計方法。 在設(shè)計的過程中，因為剛剛接觸這種編程語言，我們也遇到了很多問題。但是我們沒有放棄過 ，不斷檢查糾正錯誤。 Verilog 源程序的編寫很容易出現(xiàn)錯誤，這就需要耐心的調(diào)試。因為很多情況下，一長串的錯誤往往是由一個不經(jīng)意的小錯誤引起的。有時程序一直出錯找不到原因的時候，我們也會去虛心向別的組的同學請教，或者和他們一起討論問題，從中得到一些啟發(fā)。 由于設(shè)備和時間的限制，我們還有一部分擴展內(nèi)容沒能夠完成，即數(shù)字鐘的 日期功能，另外我們的校時模塊也沒有成功，檢查了很多遍程序和電路連接，也沒有實現(xiàn)這一功能，很遺憾 。但本次設(shè)計實驗已使我們對 Verilog 語言產(chǎn)生了濃厚的興趣，在以后的學習生活中會主動去了 解更多有關(guān)這方面的知識及其在實踐中的應(yīng)用。 這次大型作業(yè)，不僅讓我們又掌握了一些新的知識，也提高了我們的動手能力和科學嚴謹?shù)木瘛Ｆ浯我才囵B(yǎng)了我們自學的能力，遇到不明白的地方可以通過思考、查資料、與同學交流多種方式解決問題。這些對于我們以后的學習和工作都有極大的幫助。
環(huán)評公示相關(guān)推薦
鄂ICP備17016276號-1