eda課設(shè)電子時(shí)鐘設(shè)計(jì)-預(yù)覽頁
【正文】 一，功能集中，易學(xué)易用等特點(diǎn)。 Maxplus II 作為 Altera 的上一代 PLD 設(shè)計(jì)軟件，由于其出色的易用性而得到了廣泛的應(yīng)用。 硬件介紹 1） .FPGA 芯片的介紹 在本次課程設(shè)計(jì)中選用 Altera 公司 Cyclone II 系列 FPGA 器件。第一代 Cyclone 系列迄今發(fā)售了 3 百多萬片，在全球擁有 3,000 多位客戶，對(duì)大批量低成本數(shù)字消費(fèi)市場有著巨大的影響，該市場消納了三分之一的器件。這種新的器件比第一代 Cyclone 產(chǎn)品具有兩倍多的 I/O 引腳，且對(duì)可編程邏輯，存儲(chǔ)塊和其它 特性進(jìn)行了最優(yōu)的組合，具有許多新的增強(qiáng)特性 低成本的配置器件編輯 Altera 為配置 Cyclone II FPGA 提供了低成本的串行配置器件。 IP 編輯 Altera 也為 Cylcone II 器件客戶提供了 40 多個(gè)可定制 IP 核， Altera和 Altera Megafunction 伙伴計(jì)劃 (AMPPSM)合作者提供的不同的 IP 核是專為Cyclone II 架構(gòu)優(yōu)化的，包括： Nios II 嵌入式處理器； DDR SDRAM 控制器；FFT/IFFT； PCI 編譯器； FIR 編譯器； NCO 編譯器； POSPHY 編譯器； Reed Solomon 編譯器； Viterbi編譯器等等。 計(jì)算機(jī)的計(jì)時(shí)器通常是一個(gè)精密加工過的石英晶體，石英晶體在其 張力 限度內(nèi)以一定的頻率振蕩，這種頻率取決于晶體本身如何切割及其受到張力的大小。這種方法使得對(duì)一個(gè)計(jì)時(shí)器進(jìn)行 編程 ，令其每秒產(chǎn)生 60 次中斷（或者以任何 其它希望的頻率產(chǎn)生中斷）成為可能。前兩種可以顯示數(shù)字，字符，符號(hào) 等。 如：顯示一個(gè)“ 2”字，那么應(yīng)當(dāng)是 a 亮 b 亮 g 亮 e 亮 d 亮 f 不亮 c 不亮 dp不亮。常用 LED 數(shù)碼管顯示的數(shù)字和字符是 0、 A、B、 C、 D、 E、 F。 哈爾濱工業(yè)大學(xué)（威海）課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告 4 下圖是 EDA 實(shí)驗(yàn)箱上的喇叭器件。 本設(shè)計(jì)是利用 Verilog HDL 硬件描述語言結(jié)合可編程邏輯器件進(jìn)行的，并通過數(shù)碼管靜態(tài)顯示走時(shí)結(jié)果，電子時(shí)鐘可以由各種技術(shù)實(shí)現(xiàn)，如單片機(jī)等，利用可編程邏輯器件具有其他方式?jīng)]有的特點(diǎn)，它具有易學(xué)、方便、新穎、直觀，設(shè)計(jì)與實(shí)驗(yàn)成功率高，理論與實(shí)踐 結(jié)合緊密等特點(diǎn)，并且它還具有開放的界面、豐富的設(shè)計(jì)庫、模塊化的工具以及 LPM 定制等優(yōu)良特性，應(yīng)用方便，因此，本設(shè)計(jì)采用可編程邏輯器件實(shí)現(xiàn)。由于計(jì)數(shù)的起始時(shí)間不可能與標(biāo)準(zhǔn)時(shí)間（如北京時(shí) 間）一致，故需要在電路上加一個(gè)校時(shí)電路，同時(shí)標(biāo)準(zhǔn)的 1HZ 時(shí)間信號(hào)必須做到準(zhǔn)確穩(wěn)定，通常使用石英 晶體振蕩器電路構(gòu)成電子時(shí)鐘?？刂菩盘?hào)由矩形鍵盤輸入。石英晶體的選頻特性很好，此振蕩電路輸出的是準(zhǔn)確度極高的信號(hào)，再利用分頻電路，將其輸出信號(hào)轉(zhuǎn)變?yōu)槊胄盘?hào)。 分計(jì)數(shù)器得到秒計(jì)數(shù)器的進(jìn)位信號(hào)后計(jì)數(shù)加 1， 當(dāng)分計(jì)數(shù)器到 59 后，進(jìn)位并歸零。 4） .鬧鐘模塊 此模塊的輸入為分頻器產(chǎn)生的 1HZ 標(biāo)準(zhǔn)秒信號(hào)和時(shí)間計(jì)數(shù)器的對(duì)比時(shí)間。 功能：通過鍵盤上的四個(gè)按鍵 k k k k8 對(duì)天、小時(shí)、分鐘、秒和鬧鐘報(bào)警時(shí)間進(jìn)行設(shè)置。流程圖見下圖。 開 始C L K ↑ o r n C R ↓n C R = 0 ？清 零E N = 0 ?保 持個(gè) 位 Q 1 = 9 ?Q 1 = Q 1 + 1清 零Q 2 = Q 2 + 1Q 2 = 5 ?Q 1 = 9 ?Q 1 = Q 1 + 1NYYNYNNYYYNN 哈爾濱工業(yè)大學(xué)（威海）課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告 9 數(shù)碼管 數(shù)碼管有 8 段組成，分共陽極和共陰極，本次設(shè)計(jì)采用共陽極數(shù)碼管。 開 始2 5 M 方 波1 H Z 方 波 1 H Z 分 頻 器結(jié) 束 哈爾濱工業(yè)大學(xué)（威海）課程設(shè)計(jì)實(shí)驗(yàn)報(bào)告 11 計(jì)時(shí)器模塊 作為一個(gè)時(shí)鐘的最基本的功能 —— 計(jì)時(shí)，我們很自然就想到用 3個(gè)計(jì)數(shù)器來實(shí)現(xiàn)，一個(gè) 24進(jìn)制的計(jì)數(shù)器作為時(shí)鐘的‘時(shí)’，其他兩個(gè) 60進(jìn)制的計(jì)數(shù)器分別作為時(shí)鐘的‘分’和‘秒’；為了達(dá)到計(jì)時(shí)的功能，這個(gè)計(jì)數(shù)器還必須有一個(gè)頻率為 1Hz 時(shí)鐘信號(hào)，這樣才能讓整個(gè)時(shí)鐘跑起來。 通過觀察實(shí)驗(yàn)箱，我們小組的本次課設(shè)完成了計(jì)時(shí)功能，秒表功能以及鬧鐘功能，但是時(shí)間的校時(shí)功能沒有完成。 心得體會(huì) 為期兩周的大型作業(yè)，我們組順利完成了基于 FPGA 的數(shù)字電子時(shí)鐘設(shè)計(jì)與實(shí)現(xiàn)的課程設(shè)計(jì)。 Verilog 源程序的編寫很容易出現(xiàn)錯(cuò)誤，這就需要耐心的調(diào)試。但本次設(shè)計(jì)實(shí)驗(yàn)已使我們對(duì) Verilog 語言產(chǎn)生了濃厚的興趣，在以后的學(xué)習(xí)生活中會(huì)主動(dòng)去了 解更多有關(guān)這方面的知識(shí)及其在實(shí)踐中的應(yīng)用。
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