【導讀】標準PS/2鍵盤接口協(xié)議簡單，在系統(tǒng)中占用資源少，高可靠性，表達信息量大。示速率快、顏色豐富等優(yōu)點，通過VGA與顯示器進行通信。RGB信號、行信號、場信號的控制，參照相關標準，實現(xiàn)對VGA的控制。編譯、仿真、測試?；具_到了本次設計的目的與要求。的IBMPC/XT鍵盤及其接口標準，發(fā)展為市面上的PS/2鍵盤。PS/2通信協(xié)議是一種。通信的兩端通過Clock（時鐘腳）同步，并通過Data（數(shù)據(jù)腳）。VGA作為一種標準的顯示接口得到廣泛的應用。本電路總共分為分頻模塊、PS/2鍵盤輸入模塊、VGA驅動模塊和字符碼轉換模塊。為ASCII碼，送入VGA驅動，進行字符的VGA顯示。TRANSFORM與VGA提供時鐘信號。PS/2鍵盤都采取雙向串行同步傳輸方式。信號必須嚴格按照VGA時序標準產生相應的脈沖信號。25MHz模式或800×600×40MHz模式，本次字符顯示試驗采用800×600×40MHz模式。間信號，這些信號根據(jù)需要顯示的分辨率不同而不同。

　　

【正文】 dis_x=0。 dis_y=0。 end else if(~flag) begin if((data_input = 32) amp。amp。 (data_input=126)) begin if(dis_x=98) begin dis_x=dis_x+1。 end else begin dis_x=0。 if(dis_y=35) begin dis_y=dis_y+1。 end else begin dis_y=0。 end end end else if(data_input == 13) //回車13 begin dis_x=0。 if(dis_y == 36) begin dis_y=0。 end else 第 19 頁 共 21 頁 begin dis_y=dis_y+1。 end end else if(data_input == 8) // 退格 8 begin if(dis_x == 0) begin dis_x=99。 dis_y=dis_y1。 end else if(dis_y == 0) begin dis_x=98。 dis_x=dis_x1。 end else begin dis_x=dis_x1。 end end end end assign current_char_num = dis_y*100+dis_x。 always @ (negedge rst_n or negedge flag) begin if(~rst_n) begin char_t_for_screen_roll=0。 char_t_start=0。 char_t_start_flag=0。 end else if(~flag) begin if((data_input == 13) || (char_t_for_screen_roll=99)) begin if(char_t_start_flag=36) begin if(char_t_start=36) begin char_t_start=0。 end else begin char_t_start=char_t_start+1。 end end else begin char_t_start_flag=char_t_start_flag+1。 end char_t_for_screen_roll=0。 end else if((data_input = 32) amp。amp。 (data_input=126)) begin char_t_for_screen_roll=char_t_for_screen_roll+1。 end end 第 20 頁 共 21 頁 end always @ (negedge clk) begin if(data_valid) begin ascii_data_addr=(ram_out32)*16+(vsync_t27)%16。 if(ascii_data_out[(hsync_t216)%8] amp。amp。 (((hsync_t216)/8)=dis_end_per_line[char_t/100])) begin red = 339。b000。 //字的顏色 green = 339。b000。 blue = 339。b111。 end else begin red = 339。b000。 //頻幕（背景）的顏色 green = 339。b111。 blue = 339。b000。 end end else begin red = 339。b000。 green = 339。b000。 blue = 239。b000。 end end ////////////////////////////////////////////////////////// always @ (negedge clk)//creat hsync signal if(!rst_n) begin hsync_t=1。 hsync_en=1。 hsync=0。 end else begin if(hsync_t == 128) begin hsync=1。 hsync_t=hsync_t+1。 end else if(hsync_t == 216) begin hsync_en=0。 hsync_t=hsync_t+1。 end else if(hsync_t == 1016) begin hsync_en=1。 hsync_t=hsync_t+1。 end else if(hsync_t == 1056) begin hsync_t=1。 hsync=0。 end else hsync_t=hsync_t+1。 end always @ (negedge hsync)//creat vsync signal if(!rst_n) begin vsync_t=1。 vsync_en=1。 vsync=0。 end else 第 21 頁 共 21 頁 begin if(vsync_t == 4) begin vsync=1。 vsync_t=vsync_t+1。 end else if(vsync_t == 27) begin vsync_en=0。 vsync_t=vsync_t+1。 end else if(vsync_t == 627) begin vsync_en=1。 vsync_t=vsync_t+1。 end else if(vsync_t ==628) begin vsync_t=1。 vsync=0。 end else vsync_t=vsync_t+1。 end endmodule