【正文】 signal Caps: std_logic。 dataout : out std_logic_vector(7 downto 0)。 use 。 end behave。039。039。) then if (t=8) then if (shiftdata=11110000) then 接收到斷碼的“ F0” ,則表示有鍵彈起，否則表示有按鍵按下 flag=39。 end process。 t=t+1。 t=t+1。039。139。039。139。039。) then dataing=39。and dataing=39。event and clk=39。 kbclkfall=kbclkreg and (not kb_clk)。 begin ps/2 鍵盤時鐘下降沿捕獲進(jìn)程 process(clk) begin if (clk39。 signal kbclkreg :std_logic。 數(shù)據(jù)幀出錯信號 signal shiftdata :std_logic_vector(7 downto 0)。 ps/2 鍵盤數(shù)據(jù)輸入 keycode: out std_logic_vector(7 downto 0)。 use 。 S2 為 VGA 復(fù)位按鍵； pll25 鎖相環(huán)分出兩種時鐘頻率，分別提供給鍵盤（ 25MHZ? VGA（ 65MHZ）， transform 為 VGA 部分的掃描碼轉(zhuǎn) ASCII 碼模塊，其 led 輸 出端口為字符大小寫轉(zhuǎn)換指示燈。總之，設(shè)計過程中困難是多種多樣的，但我們沒放棄，通過查閱資料、詢問老師、小組討論、商量都一一解決了。在此過程中我們也遇到了許多困難 ， 首先對 PS2 鍵盤的操作，我們根據(jù)查閱資料逐步對它有了了解，能夠根據(jù)自己的理解修改老師的程序，在 VGA 顯示時， 最初也只能在頻幕的第一個位置顯示字符，不能實現(xiàn)挨個字符顯示的效果。 在不斷調(diào)試過程中解決了許多的問題。 四、 結(jié)果分析和調(diào)試 雙擊 Quartus II 軟件快捷圖標(biāo)進(jìn)入 Quartus II 集成開發(fā)環(huán)境，新建工程項目文件，并在該項目下新建 VHDL 與 Verilog HDL 源程序文件，輸入程序代碼，建立模塊層次結(jié)構(gòu)圖，然后為該工程項目選擇一個目標(biāo)器件并對相應(yīng)的管腳進(jìn)行鎖定，保存后編譯。 then if (datain = x12or datain = x59 )then 接收到 Caps 后 Caps=not Caps。還在此部分進(jìn)行了大小 寫操作。 end end 退 格 第 9 頁 共 21 頁 if(data_input == 8) // 退格 8 begin if(dis_x == 0) begin dis_x=141。由于采用 1024 768 的顯示模式，選用 65Mhz 的時鐘頻率。 上面提過，不同的分辨率，時序上的時間是不一樣的。其中 a、 b、 c、 d均為時間信號，這些信號根據(jù)需要顯示的分辨率不同而不同。 第 7 頁 共 21 頁 行數(shù)據(jù)時序，顧名思義，也就是顯示一行數(shù)據(jù)的時序。對于普通的 VGA 顯示器，其引出線的共含 5 個信號： G,R,B（三基色信號）， HS（行同步信號）， VS（場同步 號）。 end if。 end if。139。這里第 6 頁 共 21 頁 采用接收 PS/2 鍵盤按鍵彈起來斷碼中的通碼，其數(shù)據(jù)處理過程如下： process(clk) 對接收到的 ps/2 鍵盤數(shù)據(jù)分析處理 begin if (clk39。 （ 5） 在第 11 個下降沿，如果數(shù)據(jù)線為高表示停止位，一幀數(shù)據(jù)接收結(jié)束。 FPGA 接收 PS/2 鍵盤發(fā)送一個字節(jié)可按下面的步驟進(jìn)行： 第 5 頁 共 21 頁 （ 1） 時鐘線電平，如果時鐘線由高變低，則表示時鐘線的下降沿到來。 原理圖如圖示： PS/2 鍵盤輸入電路 ： 本試驗使用 PS/2 鍵盤，其接口規(guī)范定義如下： PS/2 鍵盤都采取雙向串行同步傳輸方式。各模塊之間的關(guān)系如下圖所示： 第 3 頁 共 21 頁 總原理圖 工作原理： 對鍵盤按鍵進(jìn)行掃描，采集按鍵的掃描碼，通過外部字符轉(zhuǎn)換程序，將掃描碼轉(zhuǎn)化為 ASCII 碼，送入 VGA 驅(qū)動，進(jìn)行字符的 VGA 顯示。采用 FPGA 將鍵盤輸入字符碼轉(zhuǎn)換為 ASCⅡ碼，利于其他模塊的應(yīng)用?；具_(dá)到了本次設(shè)計的目的與要求。本設(shè)計依據(jù) PS/2 的通信時序，利用硬件描述語言來設(shè)計鍵盤的輸入識別電路，并在FPGA 上實現(xiàn)。標(biāo)準(zhǔn) PS/2 鍵盤接口協(xié)議簡單，在系統(tǒng)中占用資源少，高可靠性，表達(dá)信息量大。本次設(shè)計運用了 Quartus II 軟件平臺， VHDL、 Verilog HDL 結(jié)合使用，經(jīng)過對整個設(shè)計系統(tǒng)的編譯、仿真、測試。通信的兩端通過 Clock（時鐘腳）同步，并通過 Data（數(shù)據(jù)腳）交換數(shù)據(jù)。 二、 方 案設(shè)計及工作原理 方案設(shè)計： 本電路總共分為分頻模塊、 PS/2 鍵盤輸入模塊、 VGA 驅(qū)動模塊和字符碼轉(zhuǎn)換模塊。 如圖 C0 為 KEYBARD 部分提供時鐘信號， C1 為TRANSFORM 與 VGA 提供時鐘信號。本實驗只使用鍵盤到主機(jī)的通信。 （ 4） 在第十個時鐘線下降沿接受奇校驗位。在 PS/2 的鍵盤時鐘上升沿捕獲進(jìn)程，與此同時 PS/2 的數(shù)據(jù)端口將停止位，奇偶校驗位，和按下鍵的斷碼，傳送到數(shù)據(jù)總線上，便于 VGA 顯示器讀取。) then if (t=8) then if (shiftdata=11110000) then flag=39。 keycode(7 downto 0)=shiftdata(7 downto 0)。 end if。 PS2 原理圖 VGA 驅(qū)動電路 ： VGA 時序控制模塊是整個顯示控制器的關(guān)鍵部分，最終的輸出信號行、場同步信號必須嚴(yán)格按照 VGA 時序標(biāo)準(zhǔn)產(chǎn)生相應(yīng)的脈沖信號。它分為行數(shù)據(jù)時序和幀數(shù)據(jù)時序。不難看出， HSYNC 是一個脈沖信號，此信號的周期為： e=a+b+c+d，低電平時間為 a。只是這里的基本單位為每行數(shù)據(jù)，而行數(shù)據(jù)里面的最基本單位為每個點。該模塊將字符轉(zhuǎn)換的字符碼送入 VGA 中，在顯示器上能顯示數(shù)字、英文字符、常用標(biāo)點符號等字符，設(shè)置一個大小寫標(biāo)志指示燈，指示大小寫轉(zhuǎn) 化是否切換，字符顯示具有空格、退格、回車、一頻顯示完后能滾動顯示等基本操作。 end else begin dis_y=dis_y+1。 end end 譯碼電路的設(shè)計： 將 PS2鍵盤輸出的數(shù)據(jù)處理即將掃描碼轉(zhuǎn)化成 ASCII碼再作為 VGA部分的輸入數(shù)據(jù)。039。 led=Caps。 第 10 頁 共 21 頁 基本達(dá)到了設(shè)計要求，能夠?qū)?PS2 鍵盤的字符輸入顯示在 VGA 上，有大小寫轉(zhuǎn)換的功能。 我們小組做的是 PS/2 鍵盤接口與 VGA 顯示控制，能在 VGA 上顯示鍵盤輸入的字符，從頭到尾讓我對 PS/2 鍵盤、 VGA 顯示原理都有了深刻的認(rèn)識。如果這個信號處理不好會出現(xiàn)閃頻、顯示不穩(wěn)定 、顯示亂碼等現(xiàn)象，通過不斷地調(diào)試、測試，我們做到理想的效果，也實現(xiàn)了回車、空格、退格等操作。 六、 參考文獻(xiàn) （ 1）劉福奇， FPGA 嵌入式項目開發(fā)實戰(zhàn) 北京：電子工業(yè)出版社 2020 （ 2）劉福奇 ，基于 VHDL 的 FPGA 和 NiosⅡ?qū)嵗珶? 北京：北京航空航天大學(xué)出版社 2020 （ 3）劉韜，樓興華． FPGA 數(shù)字電子系統(tǒng)設(shè)計與開發(fā)實例導(dǎo)航 [M]．北京：人民郵電出版社 2020 第 11 頁 共 21 頁 （ 4） 潘松 ， 黃繼業(yè)． EDA 技術(shù)實用教程（第二版） [M]． 北京： 科學(xué)出版社 2020 （ 5）王紫婷， EDA 技術(shù)及其應(yīng)用 北京：北京航空航天大學(xué)出版社 2020 （ 6） Peter J. Ashenden, Digital Design An Embedded Systems Approach Using Verilog [M] New York: Man Kaufmann Publisher,2020 （ 7）潘松，黃繼業(yè) EDA 技術(shù)與 VHDL 2020 （ 8）徐欣，于紅旗 基于 FPGA 的嵌入式系統(tǒng)設(shè)計 2020 （ 9）吳繼華，王誠， Altera FPGA/CPLD 設(shè)計 (高級篇 ) 2020 （ 10）夏宇聞， Verilog HDL 數(shù)字系統(tǒng)設(shè)計教程（第二版） [M]．北京：北京航空航天大學(xué)出版社 2020 （ 11） Michael D. Ciletti， Verilog HDL 高級數(shù)字設(shè)計 [M]北京：電子工業(yè)出版社， 2020 七、 附錄 器件清單： Quartus II 軟件、 EP3C16Q240C8 實驗開發(fā)板 、 PS/2 鍵盤、顯示器、計算機(jī) 演示圖： （綠底黑字） 第 12 頁 共 21 頁 PS2 鍵盤掃描碼： 管腳圖： 第 13 頁 共 21 頁 程序： Keyboard 模塊 功 能 簡 介 通過 PS/2 的鍵盤輸入，在 VGA