【正文】 三、 各功能模塊設(shè)計和仿真 分頻模塊 PS2 鍵盤輸入 VGA 驅(qū)動 字符碼轉(zhuǎn)換 VGA 顯示 50MHz 時鐘 第 4 頁 共 21 頁 分頻電路 ： PLL 分頻輸出只需要兩個時鐘頻率，本設(shè)計 電路需要 25Mhz、 65Mhz兩個時鐘信號。event and clk=39。在五個信號時序驅(qū)動時， VGA 顯示器要嚴(yán)格遵循“ VGA 工業(yè)標(biāo)準(zhǔn)”，即 640 48025MHz 模式或 800 600 40MHz 模式，本次字符顯示試驗(yàn)采用 800 600 40MHz 模式。該模塊圖如圖6 所示： VGA 原理圖 部分操作程序如下所示： 回車 if(data_input == 13) //回車 13 begin dis_x=0。如果編譯成功則將程序下載到實(shí)驗(yàn)箱進(jìn)行操作。 library ieee。 signal t :std_logic_vector(3 downto 0)。039。 dataerror=39。 end if。 end if。 begin process(isfo) is begin if isfo39。2 50 when x026 = NUM = 00110011。39。i 105 when x03B = NUM = 01101010。y 121 when x01A = NUM = 01111010。: when x152 = NUM=x22 。F 70 when x134 = NUM = 01000111。V 86 when x11D = NUM = 01010111。 output [2:0] green。 wire [7:0] ascii_data_out。 ram ascii_addr_ram_inst(.data(data_input),.rdaddress(char_t),.rdclock(clk),.rden(data_validamp。i=i+1) dis_end_per_line[i]=0。 end else 第 19 頁 共 21 頁 begin dis_y=dis_y+1。 (data_input=126)) begin char_t_for_screen_roll=char_t_for_screen_roll+1。 end end else begin red = 339。 hsync=0。 vsync=0。 hsync_t=hsync_t+1。 //頻幕（背景）的顏色 green = 339。 end end else begin char_t_start_flag=char_t_start_flag+1。 if(dis_y=35) begin dis_y=dis_y+1。 always (negedge clk) begin if(current_char_y=(36char_t_start)) begin char_t=(current_char_y+char_t_start)*100+current_char_x。 reg [7:0] dis_x。 reg [19:0] vsync_t。//50MHz input rst_n。R 82 when x11B = NUM = 01010011。B 66 when x121 = NUM = 01000011。) when x141 = NUM=x3c 。u 117 when x02A = NUM = 01110110。e 101 when x02B = NUM = 01100110。] 93 when x05D = NUM = 01011100。 Caps amp。 led : out std_logic )。 keycode(7 downto 0)=shiftdata(7 downto 0)。 else接收數(shù)據(jù)位 shiftdata=kb_data amp。) then if t =9 then 接受停止位 if (kb_data=39。139。 signal kbcodereg :std_logic_vector(7 downto 0)。在此過程中也讓我們提高了真正地去發(fā)現(xiàn)問題、分析問題、解決問題的能力，獲益匪淺。 end if。表 表 3 列出常用分辨率及時間參數(shù) 第 8 頁 共 21 頁 VGA 驅(qū)動 電路 設(shè)計 ： 根據(jù) VGA的接口將 VGA驅(qū)動模塊化。 end process。時序如下圖所示： 數(shù)據(jù)格式 ： 從鍵盤 /鼠標(biāo)發(fā)送到主機(jī)的數(shù)據(jù)是在時鐘的下降沿時被讀取，而從主機(jī)發(fā)送到鍵盤/鼠標(biāo)是在時鐘的上升沿時被讀取。VGA（視頻圖形陣列）作為一種標(biāo)準(zhǔn)的顯示接口得到廣泛的應(yīng)用。本設(shè)計通過 FPGA 對RGB 信號、行信號、場信號的控制，參照相關(guān)標(biāo)準(zhǔn)，實(shí)現(xiàn)對 VGA 的控制。串行指的是每次數(shù)據(jù)線上發(fā)送一 位數(shù)據(jù)也要在時鐘線上發(fā)一個脈沖數(shù)據(jù)才能被讀入，在整個時鐘脈沖作用下同步地收發(fā)數(shù)據(jù)。039。第一：產(chǎn)生行同步 HSYNC。 end else begin dis_x=dis_x1。 五、 體會 通過本次課程設(shè)計，讓我對 FPGA 有了進(jìn)一步的了解，雖然我們只做了一些最底層、最基本的設(shè)計，也只接觸了那么一些小小的內(nèi)容，但通過整個設(shè)計過程使我深深地了解了 FPGA 的強(qiáng)大功能 ,認(rèn)識了一些單元的工作原理。 系統(tǒng)時 鐘輸入 kb_clk: in std_logic。139。 t=0000。 t=t+1。event and clk=39。 use 。 end if。7 55 when x03E = NUM = 00111000?？崭? 32 when x05A = NUM = 00001101。n 110 when x044 = NUM = 01101111。$ when x12e = NUM=x25 。_ when x155 = NUM=x2b 。K 75 when x14B = NUM = 01001100?？崭? end case。 reg [2:0] green。 wire [11:0] current_char_num。 (hsync_t=1016) amp。 end else begin dis_end_per_line[dis_y+1]=0。 end else begin dis_x=dis_x1。b000。b000。 end else 第 21 頁 共 21 頁 begin if(vsync_t == 4) begin vsync=1。 end else if(vsync_t == 27) begin vsync_en=0。 hsync_en=1。b000。 always (negedge rst_n or negedge flag) begin if(~rst_n) begin char_t_for_screen_roll=0。 dis_y=0。 (vsync_t=27) amp。 reg ram_wren。 reg hsync。 end if。M 77 when x131 = NUM = 01001110。~ when x15a = NUM=x0D 。^ when x13d = NUM=x26 。p 112 when x015 = NUM = 01110001。退格 8