【導(dǎo)讀】本論文介紹了基于Altera公司的CycloneII系列FPGA的CRT字符控制器設(shè)計，同時能夠通過指令端口設(shè)置顯示漢字、圖像等大小和對應(yīng)所在顯示器上的位置，該功能包括了對圖形、圖像的動態(tài)顯示與控制，完全實(shí)現(xiàn)仿點(diǎn)陣液晶的中級顯示。計，系統(tǒng)的核心為有限狀態(tài)機(jī)。論文中給出了完整的設(shè)計思路和過程，并將系統(tǒng)分模塊。進(jìn)行了詳細(xì)的設(shè)計，給出了VHDL語言描述。然后在計算機(jī)的QuartusII軟件平臺上完成設(shè)計電路的編輯、編譯、仿真，編程下載到特定目標(biāo)芯片，最終下載到硬件電路板上測試通過。

　　

【正文】 tes:=s0。 該模塊主要描述狀態(tài)機(jī)的轉(zhuǎn)移，轉(zhuǎn)移條件是 SW1 和 SW2 的組合值，描述如下。 process(clk1hz) Detecting sw1 and sw0 and decide the state begin if(rising_edge(clk1hz)) then case sw is when 00 = state = s0。 when 01 = state = s1。 when 10 = state = s2。 when 11 = state = s3。 end case。 end if。 end process。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 16 頁 共 36 頁 VGAMode 模塊負(fù)責(zé)根據(jù)當(dāng)前狀態(tài)選擇輸出 VGAColor 送入的不同模式下的顏色圖像信號，輸出到 VGA 接口。 process(clk25m) Select color of one mode to VAG interface begin if(rising_edge(clk25m)) then case state is when s0 = colorstmp = colors0。 when s1 = colorstmp = colors1。 when s2 = colorstmp = colors2。 when s3 = colorstmp = colors3。 end case。 end if。 end process。 VGASig 模塊的描述 該模塊主要負(fù)責(zé) VGA標(biāo)準(zhǔn)中的行同步信號和列同步信號以及行列消隱信號。其輸入信號來自于 PixelCNT 模塊的像素位置信號 ht 和 vt。 VGA 掃描顯示的原理關(guān)鍵點(diǎn)在于同步信號和消隱 信號的產(chǎn)生。 根據(jù)時序表，容易確定水平掃描的四個狀態(tài)區(qū)，即：行顯示區(qū)（ h_video）、行前端消隱區(qū)（ h_front）、行同步區(qū)（ h_sync）、行后端消隱區(qū)（ h_back）。如圖 7。 圖 7 VGA行掃描狀態(tài)轉(zhuǎn) 移圖 行同步信號產(chǎn)生描述如下。行同步區(qū)定義在 656～ 752 像素之間。 process(clk25m) hsync begin if (rising_edge(clk25m)) then 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 17 頁 共 36 頁 if (ht = (640+8+8) and ht (640+8+8+96)) then hsync = 39。039。 else hsync = 39。139。 end if。 end if。 end process。 類似 行 掃描狀態(tài)轉(zhuǎn) 移圖 ， 列 掃描狀態(tài)轉(zhuǎn) 移圖 如下： 圖 8 VGA列 掃描狀態(tài)轉(zhuǎn) 移圖 列同步信號產(chǎn)生描述如下。列同步區(qū)在 490～ 492像素點(diǎn)之間。 process(vt) vsync begin if (vt = (480+8+2) and vt (480+8+2+2)) then vsync = 39。039。 else vsync = 39。139。 end if。 end process。 值得說明的是，由于時鐘誤差在所難免， VGA 標(biāo)準(zhǔn)實(shí)現(xiàn)時像素的計數(shù)要求并非一個像素點(diǎn)都不能差，微小誤差是可以接受的。 最后是消隱信號的產(chǎn)生。當(dāng)顯示像素不在定義的 640 480 范圍內(nèi)時，不輸出顏色信號，稱其為消隱區(qū)。消隱去描述如下。 process(clk25m) no color when not in 640*480 begin 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 18 頁 共 36 頁 if(rising_edge(clk25m)) then if((ht 640) or (vt 480)) then henable = 39。039。 venable = 39。039。 else henable = 39。139。 venable = 39。139。 end if。 end if。 end process。 VGAColor 模塊的描述 該模塊產(chǎn)生四種顯示模式 S0、 S S S3 的顏色圖像信號，其中用戶模式 S3 是調(diào)用 UserMode 模塊實(shí)現(xiàn)的。 S0 對應(yīng) 調(diào)用 HanziMode 模塊得到 漢字顏色信息 的描述 如下： process(clk25m) state s0 process: hanzi colors begin if(rising_edge(clk25m)) then colors0 = hanzicolors。 end if。 end process。 S1 對應(yīng) 調(diào)用 ImageMode 模塊得到 圖 像顏色信息 的描述 如下： process(clk25m) state s1 process: image colors begin if(rising_edge(clk25m)) then colors1 = imagecolors。 end if。 end process。 65536 種純色 彩 的產(chǎn)生只要把 SW2～ SW17 對應(yīng)賦值給顏色信號即可。描述如下： process(clk25m) state s2 process: 65536 pure colors begin if(rising_edge(clk25m)) then colors2 = sw。 end if。 end process。 下面是調(diào)用 UserMode 模塊得到用戶自定義圖形的描述。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 19 頁 共 36 頁 process(clk25m) state s3 process: selfdefined graph begin if(rising_edge(clk25m)) then colors3 = usercolors。 a sub module which can generate several substates end if。 end process。 PixelCNT 模塊的描述 該模塊輸出行列像素的位置信號。依據(jù)時鐘信號進(jìn)行計數(shù)即可，當(dāng)行計數(shù)到 800 像素時清空，列計數(shù)到 525時重新計數(shù)。 行列像素計數(shù)值是顏色和圖形產(chǎn)生和控制的基礎(chǔ)。多個模塊用到該計數(shù)值。 下面給出行像素計數(shù)器描述。 process(clk25m) line counter begin if (rising_edge(clk25m)) then if ht 800 then ht = ht + 1。 else ht = (others = 39。039。)。 end if。 end if。 end process。 以下是列像素計數(shù)器描述。 process(clk25m) vertical counter begin if (rising_edge(clk25m)) then if (ht = 640+8) then if vt 525 then vt = vt + 1。 else vt = (others = 39。039。)。 end if。 end if。 end if。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 20 頁 共 36 頁 end process。 Clock 模塊的描述 Clock 模塊主要描述分頻。 25MHz 分頻描述如下，從 50MHz 分頻到 25MHz 分頻只要檢測上升沿即可。 process(clk50m) Time division process: 25mhz begin if (rising_edge(clk50m)) then clk25m = not clk25m。 end if。 end process。 50MHz 分頻到 100Hz 和 1Hz 思路一致，設(shè)置計數(shù)器，當(dāng)計數(shù)到 max1=24999999 輸出波形即可分頻 1Hz。分頻到 100Hz 計數(shù)值改為 max2=249999 即可。 process(clk50m) Time division process: 1hz begin if (rising_edge(clk50m)) then if counter1 = max1 then counter1 = 0。 clk1hz = not clk1hz。 else counter1 = counter1 + 1。 end if。 end if。 end process。 HanziMode 模塊的描述 該模塊 首先 采用了 FPGA 內(nèi)部的 Lpm_Rom 模塊存儲漢字字模信息 ，聲明如下： ponent data_rom LPM_ROM for hanzimode port (address: in std_logic_vector (11 downto 0)。 inclock: in std_logic。 q: out std_logic_vector(15 downto 0))。 end ponent。 桂林電子科技大學(xué)實(shí)訓(xùn)（論文）報告用紙 第 21 頁 共 36 頁 接著由行列像素計數(shù)器 對所要顯示的區(qū)域進(jìn)行控制，在顯示區(qū)域范圍內(nèi)對 Lpm_Rom模塊地址每次加一操作，傳輸相應(yīng)數(shù)據(jù)信息，而不在 顯示區(qū)域范圍內(nèi)的則賦其他值，作為背景顏色。 process(clk25m,hpos1,vpos1) begin if (rising_edge(clk25m)) then if((hpos1 128) and (vpos1 30))then if((hpos1 = 127) and (vpos1 = 29))then romaddr = 000000000000。 else romaddr=romaddr+1。 hanzicolors=hanzicolors1。 end if。 else hanzicolors = 1111000000000011。 end if。 end if。 end process。 ImageMode 模塊的描述 該模塊 同樣采用了 FPGA 內(nèi)部的 Lpm_Rom 模塊存儲圖像 信息，聲明如下： ponent data_rom1 LPM_ROM for imagemode port (address: in std_logic_vector (11 downto 0)。 inclock: in std_logic。 q: out std_logic_vector(15 downto 0))。 end ponent。 另外 ，為了實(shí)現(xiàn)圖像的動態(tài)顯示功能 ，需要控制 Lpm_Rom 模塊地址與當(dāng)前圖像所在的坐標(biāo)和如何移動的運(yùn)動方向。先聲明如下： ponent mid port (clk,clk100hz : in std_logic。 qin : in std_logic_vector(15 downto 0)。 htin : in std_logic_vector(9 downto 0)。 vtin : in std_logic_vector(9 downto 0)。 qout : out std_lo