【正文】 送 Y←CAS 容量 =22n 演示 9 （二） DRAM刷新控制 （三）存儲校驗線路 計算機在運行過程中，主存儲器要和 CPU、各種外圍設備頻繁地高速交換數(shù)據(jù)。由于結構、工藝和和元件質量等種種原因，數(shù)據(jù)在在存儲過程中有可能出錯。所以一般在主存儲器中設置差錯校驗線路。 實現(xiàn)差錯監(jiān)測和差錯校正的代價是冗余。 多體交叉存儲器 一、主存系統(tǒng)的類型 根據(jù)主存中存儲體的個數(shù) ， 以及 CPU訪問主存一次所能讀出的信息的位數(shù) ， 可以將主存系統(tǒng)分為以下四種類型： (1)單體單字存儲器 ， 即存儲器只有一個存儲體 ， 而且存儲體的寬度為一個字 ， 一次可以訪問一個存儲器字 。此存儲器字長 W與 CPU所要訪問的字 （ 數(shù)據(jù)字或指令字 ，簡稱 CPU字 ） 的字長 W相同 。 (2)單體多字存儲器，即存儲器只有一個存儲體，但存儲體的總線寬度較大，可以是多個字。若要想提高主存頻寬，使之與 CPU速度匹配，顯然可以想到，在同樣的器件條件下，只有設法提高存儲器的字長 W才行。例如，改用下圖的方式組成，這樣，主存在一個存儲周期內就可以讀出 4個 CPU字，相當于 CPU從主存中獲得信息的最大速率提高到原來的 4倍，我們稱這種主存為單體多字存儲器。 地址寄存器 W位 單字長寄存器 W位 W位 W位 W位 單體多字 （ m=4） 存儲器 (3)多體單字交叉存取的存儲器 。 如：多體交叉存儲器 ，因為每個存儲體都是一個 CPU字的寬度 。 (4)多體多字交叉存儲器 。 它將多分體并行存取與單體多字相結合 。 我們將能并行讀出多個 CPU字的單體多字 、 多體單字交叉 、 多體多字交叉存取的主存系統(tǒng)稱為并行主存系統(tǒng) 。 二 、 單體多字方式與多體單字交叉方式的區(qū)別 (1)單體多字方式要求可并行讀出的 m個字必須是地址順序排列且處于同一存儲體中 。 (2)而主存采用多體單字方式組成，即采用 m個存儲體交叉編址，多個存儲體并行進行存取操作，每個存儲體的寬度一般是一個字的寬度。其所花費的器件和總價格并不比采用單體多字方式的多多少，但其實際帶寬卻可以比較高。這是因為多體單字方式只要 m個地址不發(fā)生分體沖突（即沒有發(fā)生兩個以上地址同屬一個分體），即使地址之間不是順序的，仍可并行讀出，使實際帶寬提高成單體單字的 m倍。 基本的多體交叉方法有兩種 ， 即高位交叉訪問存儲器和低位交叉訪問存儲器 。 多體交叉存儲器 三、并行訪問存儲器概述 ： 把地址碼分成兩個部分，一部分作為存儲器的地址，另一部分負責選擇數(shù)據(jù)。 ：訪問沖突大 (1) 取指令沖突 (2) 讀操作數(shù)沖突 (3) 寫數(shù)據(jù)沖突 (4) 讀寫沖突 在這 4種沖突中，第 1種沖突的概率比較小，因為，程序在大多數(shù)情況下是順序執(zhí)行的。第 2種沖突的概率比較大，因為操作數(shù)的隨機性比程序要大。第 3和第 4種沖突，解決起來有一定困難，需要專門的控制電路。 多體交叉存儲器 數(shù)據(jù)寄存器 MBR 存儲體 地址寄存器 MAR 多路選擇器 MBR …… 存 儲 體 MAR …… 一般存儲器 并行訪問存儲器 多體交叉存儲器 高位交叉訪問存儲器 主要目的：擴大存儲器容量 實現(xiàn)方法：用地址碼的高位區(qū)分存儲體號 多體交叉存儲器 多體交叉存儲器 低位交叉訪問存儲器 主要目的：提高存儲器訪問速度 實現(xiàn)方法：用地址碼的低位區(qū)分存儲體號 多體交叉存儲器 演示 10 多體交叉存儲器 四、存儲器的模塊化組織 一個由若干個模塊組成的主存儲器是線性編址的。這些地址在各模塊有兩種安排方式：一種是順序方式，一種是交叉方式。 順序方式：某個模塊進行存取時，其他模塊不工作，某一模塊出現(xiàn)故障時，其他模塊可以照常工作，通過增添模塊來擴充存儲器容量比較方便。但各模塊串行工作，存儲器的帶寬受到了限制。 交叉方式：地址碼的低位字段經過譯碼選擇不同的模塊 ,而高位字段指向相應模塊內的存儲字。連續(xù)地址分布在相鄰的不同模塊內，同一個模塊內的地址都是不連續(xù)的。對連續(xù)字的成塊傳送可實現(xiàn)多模塊流水式并行存取，大大提高存儲器的帶寬。 多體交叉存儲器 多體交叉存儲器 ? 五 、 拓寬存儲器帶寬的方法 ? 并行主存系統(tǒng)可達到的最大頻寬 Bm=Wm/TM ,由這個式子可以看出： ? 提高模 m的值 ， 是能提高主存系統(tǒng)的頻寬的 ， 但主存頻寬并不是隨 m值增大而線性提高 ， 也就是說其實際效率并不像所希望的那么高 。 例如 ， CDC6600、 7600采用模 32交叉實際頻寬只是理想頻寬的三分之一都不到 ， 這是因為： ? (1)工程實現(xiàn)上由于模 m越高 ， 存儲器數(shù)據(jù)總線越長 ，總線上并聯(lián)的負載越重 ， 有時還不得不增加門的級數(shù) ，這些都會使傳輸延遲增加； ? (2)是系統(tǒng)效率問題 。 對模 m交叉 ， 如果都是順序的取指令 ， 效率是可以提高到 m倍的 ， 但實際上程序中指令不總是順序執(zhí)行的 ， 一旦出現(xiàn)轉移 ， 效率就會下降 ，轉移的頻度越高 ， 這種并行主存系統(tǒng)的效率下降就越大 ， 而數(shù)據(jù)的順序性比指令差 ， 實際的頻寬可能還要低一些 。 圖 m個分體并行存取 B=f(λ)曲線 ? 從圖中不難看出，如果轉移概率 λ ，m= 16的 B的差別不大，即在這種情況下，模 m的取值再大，對系統(tǒng)效率也并沒有帶來多大的好處；而在 λ ， m值的大小對 B的改進則會有顯著的影響。為了降低轉移概率 λ ，就要求在程序中盡量少使用轉移指令。 ? 如果從最不利的情況考慮 ， 假設讓所有的申請 （ 包括指令和數(shù)據(jù) ） 都是完全隨機性的 ，Hellerman用單服務 、 先來先服務排隊論模型進行模擬 ， 估算出 B= ≈√m ,即得出隨 m的提高 ，主存頻寬只是以近似平方根的關系得到改善 。 ? 因為程序的轉移概率不會很低 ， 數(shù)據(jù)分布的離散性較大 ， 所以單純靠增大 m來提高并行主存系統(tǒng)的帶寬是有限的 ， 而且性能價格比還會隨 m的增大而下降 。 某半導體存儲器容量為 14KB，其中 0000H～1FFFH為 ROM區(qū)， 2021H ～ 37FFH為 RAM區(qū)，地址總線 A15 ～ A0，雙向數(shù)據(jù)線 D7 ～ D0，讀 /寫控制線 R/W?？蛇x用的存儲芯片有 EPROM4KB/片， RAM2K 4/片。 （ 1）畫出該存儲芯片級邏輯圖，包括地址線、數(shù)據(jù)線、片選信號線（低電平有效）及讀 /寫信號線的連接； （ 2）說明加到各芯片的地址范圍；