【正文】 控制器的理解我設(shè)計(jì)了四大功能：一是檢查功能，二是控制功能，三是循環(huán)功能，四是時(shí)控功能。由此必需設(shè)計(jì)出四個(gè)大的模塊：一是控制模塊，此模塊是總的控制系統(tǒng)，將其它模塊的功能融合在一起，便于進(jìn)行集中的控制和操作；二是檢查模塊，此模塊是一個(gè)分模塊，主要功能是對(duì)在彩燈的運(yùn)行過(guò)程中，在任一狀態(tài)的任一時(shí)刻，檢查彩燈自身是否處于正常狀態(tài)，各彩燈是否良好。三是循環(huán)模塊，此模塊也是一分模塊，主要功能是當(dāng)程序運(yùn)行時(shí) ,彩燈能夠按設(shè)計(jì)要求不同花型間循環(huán)交替變化。四是時(shí)控模塊，主要功能是當(dāng)季節(jié)變化時(shí)，彩燈亮與滅的時(shí)間段自動(dòng)進(jìn) 行調(diào)整。在整個(gè)電路設(shè)計(jì)完畢并仿真成功后發(fā)現(xiàn)，其實(shí)整個(gè)電路設(shè)計(jì)實(shí)現(xiàn)的功能還是比較實(shí)用和易于操作的，而自己也為此付出了許多：從根據(jù)課題要求查找相關(guān)資料，學(xué)習(xí)硬件語(yǔ)言，到自己能夠獨(dú)立編寫小程序；從對(duì) Max Plus II 軟件的摸索，一次次修改程序，到仿真得到較滿意的結(jié)果；從對(duì)截圖工具的搜索下載，論文資料的搜集，到文字排版的學(xué)習(xí)。在設(shè)計(jì)過(guò)程中遇到了很多困難，在指導(dǎo)老師的指引和同學(xué)的幫助下，通過(guò)不斷探索學(xué)習(xí)，使問(wèn)題一個(gè)個(gè)得到了解決。終于使彩燈控制器的控制，檢查，循環(huán)，時(shí)控等基本功能都實(shí)現(xiàn)了，美中不足的是彩燈的各個(gè)仿真 結(jié)果都有一定的延時(shí)。 通過(guò)本學(xué)期課程設(shè)計(jì)的學(xué)習(xí)，我從中學(xué)習(xí)到了很多東西，對(duì)可編程邏輯器件， VHDL語(yǔ)言， Max Plus II 軟件有了一定的了解，尤其是用 VHDL 語(yǔ)言編程和仿真。在本次設(shè)計(jì)中最大的收獲是在不斷地發(fā)現(xiàn)問(wèn)題，分析問(wèn)題，解決問(wèn)題的過(guò)程中培養(yǎng)了自己的科研能力，為今后的學(xué)習(xí)工作做了一個(gè)良好的鋪墊。 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 27 頁(yè) 共 29 頁(yè) 參考文獻(xiàn) [1]王道憲． VHDL 電路設(shè)計(jì)技術(shù) [M]． 北京：國(guó)防工業(yè)出版社 ． [2]劉瑞． VHDL 語(yǔ)言與 FPGA 設(shè)計(jì) [M]． 北京：機(jī)械工業(yè)出版社 ． [3]王振紅． VHDL 數(shù)字 電路設(shè)計(jì)與應(yīng)用實(shí)踐教程 [M]． 北京：機(jī)械工業(yè)出版社 2021． [4]潘松，王國(guó)棟． VHDL 實(shí)用教程 [M]． 西安：電子科技大學(xué)出版社 ． [5]王毓銀．?dāng)?shù)字電路邏輯設(shè)計(jì) [M]．北京：高等教育出版社， ． [6]王道憲． CPLD/FPGA 可編程邏輯器件應(yīng)用與開發(fā) [M]．北京：國(guó)防工業(yè)出版社， ． [7]王道憲，賀名臣，劉偉． VHDL 電路設(shè)計(jì)技術(shù) [M]．北京：國(guó)防工業(yè)出版社， ． [8]趙鑫，蔣亮． VHDL 與數(shù)字電路設(shè)計(jì) [M]．北京：機(jī)械工業(yè)出版社， ． 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 28 附 錄：設(shè)計(jì)源程序清單 // 程序名稱 ：汽車尾燈控制電路的 PLD 實(shí)現(xiàn) // 程序作者 ：桂忱 // 最后修改日期 ： 20211210 檢查模塊程序 library ieee。 use 。 entity jiancha is port（ jiache， clk: in std_logic。 light: out std_logic_vector（ 5 downto 0）） 。 end。 architecture shift_1 of jiancha is signal q: std_logic_vector（ 5 downto 0） 。 begin process（ clk， jiache） begin if （ jiache=39。039。） then q=000000。 elsif（ clk event and clk=39。139。） then q（ 5） =not q（ 5） 。 q（ 4） =not q（ 4） 。 q（ 3） =not q（ 3） 。 q（ 2） = not q（ 2） 。 q（ 1） = not q（ 1） 。 q（ 0） = not q（ 0） 。 end if。 end process。 light=q。 end。 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 29 剎車模塊的程序 library ieee。 use 。 use 。 entity shache is port（ shche， clk: in std_logic。 light: out std_logic_vector（ 5 downto 0）） 。 end。 architecture shift_1 of shache is signal q:std_logic_vector（ 5 downto 0） 。 begin process（ clk， shche） begin if clk39。event and clk=39。139。 then if （ shche=39。139。） then q=111111。 elsif（ shche=39。039。） then q=000000。 end if。 end if。 light=q。 end process。 end。 左轉(zhuǎn)彎模塊的程序 library ieee。 use 。 entity zuoyi is port（ clk， zy : in std_logic。 light : out std_logic_vector（ 5 downto 0）） 。 end zuoyi。 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 30 architecture behave of zuoyi is type states is （ s0， s1， s2） 。 signal current_state， next_state : states。 signal light1 : std_logic_vector（ 2 downto 0） 。 begin : process（ current_state， zy） begin case current_state is when s0= if zy=39。139。 then light1=001。next_state=s1。 else light1=000。 next_state=s0。 end if。 when s1= if zy=39。139。 then light1=010。next_state=s2 。 else light1=000。 next_state=s0 。 end if。 when s2=light1=100。next_state=s0 。 end case。 end process。 light（ 5） =light1（ 2） 。 light（ 4） =light1（ 1） 。 light（ 3） =light1（ 0） 。 light（ 2） =39。039。 light（ 1） =39。039。 light（ 0） =39。039。 synch: process（ clk） begin 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 31 if（ clk39。event and clk=39。139。） then current_state=next_state。 end if。 end process。 end behave。 右轉(zhuǎn)彎模塊的程序 library ieee。 use 。 entity youyi is port（ clk， yy : in std_logic。 light : out std_logic_vector（ 5 downto 0）） 。 end youyi。 architecture behave of youyi is type states is （ s0， s1， s2） 。 signal current_state， next_state : states。 signal light1 : std_logic_vector（ 2 downto 0） 。 begin : process（ current_state， yy） begin case current_state is when s0= if yy=39。139。 then light1=100。next_state=s1。 else light1=000。 next_state=s0。 end if。 when s1= if yy=39。139。 then light1=010。next_state=s2 。 else 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 32 light1=000。 next_state=s0 。 end if。 when s2=light1=001。next_state=s0 。 end case。 end process。 light（ 5） =39。039。 light（ 4） =39。039。 light（ 3） =39。039。 light（ 2） =light1（ 2） 。 light（ 1） =light1（ 1） 。 light（ 0） =light1（ 0） 。 synch: process（ clk） begin if（ clk39。event and clk=39。139。） then current_state=next_state。 end if。 end process。 end behave。 控制模塊的程序 library ieee。 use 。 use 。 use 。 entity contro is port（ top_clk : in std_logic。 top_jiache : in std_logic。 top_shche : in std_logic。 top_zuoyi : in std_logic。 top_youyi : in std_logic。 top_light : out std_logic_vector（ 5 downto 0）） 。 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 33 end contro。 architecture behave of contro is ponent youyi port（ clk， yy : in std_logic。 light : out std_logic_vector（ 5 downto 0）） 。 end ponent。 ponent zuoyi port（ clk， zy : in std_logic。 light : out std_logic_vector（ 5 downto 0）） 。 end ponent。 ponent jiancha port（ jiache， clk: in std_logic。 light: out std_logic_vector（ 5 downto 0）） 。 end ponent。 ponent shache port（ shche， clk: in std_logic。 light: out std_logic_vector（ 5 downto 0）） 。 end ponent。 signal l1， l2， l3， l4 : std_logic_vector（ 5 downto 0） 。 signal t: std_logic_vector（ 5 downto 0） 。 begin process begin if top_youyi=39。139。 then t=l1。 elsif top_zuoyi=39。139。 then t=l2。 elsif top_jiache=39。139。 then t=l3。 唐勝艷 基于 VHDL語(yǔ)言的彩燈控制器設(shè)計(jì) 第 23 頁(yè) 共 29 頁(yè) 34 elsif top_shche=39。139。 then t=l4。 else t=000000。 end if。 end process。 u1: youyi port map（ top_clk， top_youyi， l1） 。 u2: zuoyi port map（ top_clk， top_zuoyi， l2） 。 u3: jiancha port map（ top_jiache， top_clk， l3） 。 u4: shache port map（ top_shche， top_clk， l4） 。 top_light=t。 end behave。 唐勝艷 基于 VHDL 語(yǔ)言的 彩