【正文】 teh)amp。(qyl==2)amp。(qyh==1))。 always @(posedge clk or negedge rstn) if(!rstn) begin qn1=0。 k=0。 end else if(n==1|(s3==1amp。chose==1)) if(qn1==9) begin qn1=0。 k=1。 end else qn1=qn1+139。b1。 else k=0。 // always @(posedge clk or negedge rstn) if(!rstn) begin qn2=0。 l=0。 end else if(k==1) if(qn2==9) begin 沈陽理工大學專業(yè)方向課程設計報告 29 qn2=0。 l=1。 end else qn2=qn2+139。b1。 else l=0。 // always @(posedge clk or negedge rstn) if(!rstn) begin qn3=0。 m=0。 end else if(l==1) if(qn3==9) begin qn3=0。 m=1。 end else qn3=qn3+139。b1。 else m=0。 // always @(posedge clk or negedge rstn) if(!rstn) qn4=2。 else if(m==1) if (qn4==9) qn4 = 2 。 else qn4=qn4+139。b1。 // // always@(disp_dat) begin case(disp_dat)//xianshi09 439。h0:seg_reg = 839。b0_0_1_1_1_1_1_1 。 439。h1:seg_reg = 839。b0_0_0_0_0_1_1_0 。 沈陽理工大學專業(yè)方向課程設計報告 30 439。h2:seg_reg = 839。b0_1_0_1_1_0_1_1 。 439。h3:seg_reg = 839。b0_1_0_0_1_1_1_1 。 439。h4:seg_reg = 839。b0_1_1_0_0_1_1_0 。 439。h5:seg_reg = 839。b0_1_1_0_1_1_0_1 。 439。h6:seg_reg = 839。b0_1_1_1_1_1_0_1 。 439。h7:seg_reg = 839。b0_0_0_0_0_1_1_1 。 439。h8:seg_reg = 839。b0_1_1_1_1_1_1_1 。 439。h9:seg_reg = 839。b0_1_1_0_1_1_1_1 。 default seg_reg = 839。h00。 endcase end always@(posedge clk,negedge rstn) if(!rstn) led_sel=0。 else led_sel=led_sel+1。 always@(led_sel) case(led_sel) 0: if(chose) disp_dat=qn4。 else disp_dat=10。 1: if(chose) disp_dat=qn3。 else disp_dat=10。 2: if(chose) disp_dat=qn2。 else disp_dat=qsh。 3: if(chose) disp_dat=qn1。 else disp_dat=qsl。 4: if(chose) disp_dat=qyh。 else disp_dat=qfh。 5: if(chose) disp_dat=qyl。 else disp_dat=qfl。 6: if(chose) disp_dat=qrh。 else disp_dat=qmh。 7: if(chose) disp_dat=qrl。 沈陽理工大學專業(yè)方向課程設計報告 31 else disp_dat=qml。 endcase endmodule 附錄 C：設計約束代碼 read_file format verilog {/home/user24/Desktop/dcLab/code/ /home/user24/Desktop/dcLab/code/ /home/user24/Desktop/dcLab/code/ } current_design dcLabCore link check_design uplevel 0 check_design time constraint added yourself,it is sample below create_clock name clk period 20 waveform { 10 20 } { clk } set_dont_touch_work [ find clock clk ] set_input_delay clock clk max rise 12 puls1 puls2 puls3 set_input_delay clock clk max fall 12 puls1 puls2 puls3 set_output_delay clock clk max rise 12 {seg_reg[7]} {seg_reg[6]} {seg_reg[5]} {seg_reg[4]} {seg_reg[3]} {seg_reg[2]} {seg_reg[1]} {seg_reg[0]} {seg_reg[7]} {seg_reg[2]} {seg_reg[5]} {seg_reg[0]} {seg_reg[3]} {seg_reg[6]} {seg_reg[1]} {seg_reg[4]} set_output_delay clock clk max fall 12 {seg_reg[7]} {seg_reg[6]} {seg_reg[5]} {seg_reg[4]} {seg_reg[3]} {seg_reg[2]} {seg_reg[1]} {seg_reg[0]} {seg_reg[7]} {seg_reg[2]} {seg_reg[5]} {seg_reg[0]} {seg_reg[3]} {seg_reg[6]} {seg_reg[1]} {seg_reg[4]} set_max_delay 5 fall to { {led_sel[2]} {led_sel[1]} {led_sel[0]} {led_sel[2]} {led_sel[0]} {led_sel[1]} } set_driving_cell lib_cell PDIDGZ pin C from_pin PAD library tpz973gwc { puls1 puls2 puls3 } set_load [get_ports puls1] set_load [get_ports puls2] set_load [get_ports puls3] set_operating_conditions min_library fast min fast max_library fast max fast set_wire_load_model name umc18_wl20 library fast set_max_fanout 20 dcLabCore set_max_transition 2 dcLabCore 沈陽理工大學專業(yè)方向課程設計報告 32 pile exact_map uplevel 0 { report_constraint all_violators significant_digits 8 max_area max_delay max_capacitance max_transition max_fanout cell_degradation max_dynamic_power max_leakage_power multiport_ nosplit } change_names hierarchy rules name_rule set verilogout_no_tri true set_fix_multiple_port_s all buffer_constants pile map high rc ../output/ write f verilog hier o ../lst/ write f ddc hier o ../output/ write_sdc ../output/ report_area ../output/ wirte_sdf verison ..rpt/ 附錄 D： IOPAD 代碼 module iopads( PULS1_PAD, PULS2_PAD, PULS3_PAD, CHOSE_PAD, CLK_PAD, SEG_REG_PAD, LED_SEL_PAD, RSTN_PAD, // puls1_core, puls2_core, puls3_core, chose_core, clk_core, seg_reg_core, led_sel_core, rstn_core)。 input PULS1_PAD。 input PULS2_PAD。 沈陽理工大學專業(yè)方向課程設計報告 33 input PULS3_PAD。 input CHOSE_PAD。 output[7:0] SEG_REG_PAD。 input CLK_PAD。 output[2:0] LED_SEL_PAD。 input RSTN_PAD。 // output puls1_core。 output puls2_core。 output puls3_core。 output chose_core。 input[7:0] seg_reg_core。 output clk_core。 input[2:0] led_sel_core。 output rstn_core。 // wire PULS1_PAD。 wire puls1_core。 wire PULS2_PAD。 wire puls2_core。 wire CLK_PAD。 wire clk_core。 wire PULS3_PAD。 wire puls3_core。 wire CHOSE_PAD。 wire chose_core。 wire[7:0] SEG_REG_PAD。 wire[7:0] seg_reg_core。 wire[2:0] LED_SEL_PAD。 wire[2:0] led_sel_core。 wi