【正文】 元，完成綜合。 電路功能仿真結(jié)果 這里仿真結(jié)果，如下圖。 3) 時間 調(diào)整模塊， 當分別按下 puls1,puls2,puls3 三個 開關對時分秒 或 年月日進行遞增處理。 表 接口信號表 名稱 IO 屬性 描述 備注 clk in 輸入時鐘 ， 1KHZ 頻率 上升沿 有效 puls1 in 秒 或 日 的調(diào)時信號 高電平有效 數(shù)據(jù)產(chǎn)生 曼徹斯特編碼 曼徹斯特解碼 源碼輸出 曼徹斯特碼 輸出 時鐘 1 時鐘 2 時鐘 3 分頻器電路 基準時鐘 沈陽理工大學專業(yè)方向課程設計報告 4 puls2 in 分 和月的調(diào)時 信號 高電平有效 puls3 in 時 和年的調(diào)時 信號 高電平有效 rstn in 系統(tǒng)異步 復位信號 低電平有效 chose in 開關，高電平時輸出時分秒，低電平時輸出年 月日 顯示選擇 dout out 輸出信號 數(shù)碼管顯示 電路的功能框圖如下所示。 （二）曼徹斯特解碼電路設計：曼徹斯特解碼電路設計的關鍵是準確地從曼徹斯特碼的數(shù)據(jù)流中提取出 “ 10” 和 “ 01” 信號，并且把它們轉(zhuǎn)換成普通二進制編碼中的 “ 0”和 “ 1” ?；玖鞒倘缦拢菏紫?，根據(jù)任務書要求，進行方案的設計，包括引腳確定、時序關系 、功能框圖、模塊劃分、數(shù)據(jù)處理流程與方法等；然后依據(jù)模塊設計進行模塊的 HDL 代碼的輸入與功能仿真，功能仿真采用 HDL 仿真工具 Modelsim 測試平臺；完成功能仿真后，在 QuartusII 平臺下進行電路的約束與綜合；綜合結(jié)果無誤后，進行布局布線，生成配置文件；在下載前進行時序分析，最后進行下載，測試與調(diào)試，完成本設計方案。曼徹斯特編碼已經(jīng)被許多高效率且被廣泛使用的電信標準所采用，例如以太網(wǎng)電訊標準 . 曼徹斯特編碼是一種超越傳統(tǒng)數(shù)字傳輸?shù)男诺谰幋a技術，由于其具有隱含時鐘、去除了零頻率信號的特性使得它在數(shù)據(jù)傳輸?shù)阮I域中得到廣泛的應用。 指導教師： 201 年 月 日 專業(yè)負責人： 201 年 月 日 學院教學副院長： 201 年 月 日 沈陽理工大學專業(yè)方向課程設計報告 摘 要 本設計實現(xiàn) 串行 NRZ 碼輸入， manchester 碼輸出 ； manchester 碼輸入， NRZ 輸出。曼徹斯特編碼因此被認為是一種自定時碼。 本設計主要研究的內(nèi)容是曼徹斯特編解碼器的設計和實現(xiàn)。以下 曼徹斯特編碼電路設計。 以下 曼徹斯特編解碼電路的系統(tǒng)框圖。 沈陽理工大學專業(yè)方向課程設計報告 6 2 功能仿真 仿真的功能列表 功能仿真要針對每一條設計需要實現(xiàn)的功能進行。構(gòu)建激勵文件，一是要構(gòu)造時鐘 clk 和異步復位信號 rstn，復位信號只要開始為零，之后讓電路正常工作即可；二是輸入 信號 puls1,puls2,puls3， 這里依次給出的信號各自在一段時間內(nèi)有效。本設計沒有輸入輸出信號都是 clk 信號同步控制，故并不存在純組合邏輯電路。以下語句設定時鐘及屬性、輸入輸出信號時間余量。 tcl 語句如下： check_timing 設定綜合的操作條件。 tcl 語句如下： rc ../output/ 輸出網(wǎng)表。 文件： 因為本次課程設計所使用電路描述語言為 verilog HDL 語言，所以至少需要將頂層TOP 設計文件、功能電路的 設計文件，即準備好一個正確可用的設計，以便用于約束綜合，本設計將 文件存放在 code 目錄下。 沈陽理工大學專業(yè)方向課程設計報告 12 圖 Design Compiler 的 Tcl命令界面 因為已經(jīng)將所要使用的 Tcl 語句準備好并形成文件，所以可以使用 source 命令來講Tcl 命令全部讀入并執(zhí)行。 12) SI，對信號有噪聲線進行修補和優(yōu)化； 完成以上操作后得到版圖如下。 沈陽理工大學專業(yè)方向課程設計報告 18 圖 后仿真圖 6 總結(jié) 做這個課設我就想，按步驟一步一步走吧。 // input PULS1。 // wire PULS1。 // wire puls1c。 // PDIDGZ puls1(.PAD(PULS1), .C (puls1c))。 PDO04CDG segreg_3 (.I(seg_regc[3]), .PAD(SEG_REG[3]))。 // PDIDGZ rstn(.PAD(RSTN), .C (rstnc))。 沈陽理工大學專業(yè)方向課程設計報告 22 wire clk,rstn。 reg[3:0] qrl,qyl。 reg d1,d2,d3,d4,d5,d6,d7,d8,d9。 else dp=1。 always(posedge puls2 or negedge reset2) if(!reset2) dd=0。 reg dh。 else if(t1000==999) t1000=0。 end 沈陽理工大學專業(yè)方向課程設計報告 24 else qml=qml+139。b1。b1。 else d=0。b1。 else f=0。b1。b1。 end else qyl=qyl+139。b1。dateh=2。dateh=3。h07: begin datel=1。end 39。dateh=3。(qsl==3)amp。 end else if(n==1|(s3==1amp。 end else if(k==1) if(qn2==9) begin 沈陽理工大學專業(yè)方向課程設計報告 29 qn2=0。 m=1。 // // always(disp_dat) begin case(disp_dat)//xianshi09 439。b0_1_0_1_1_0_1_1 。h5:seg_reg = 839。 439。 endcase end always(posedge clk,negedge rstn) if(!rstn) led_sel=0。 3: if(chose) disp_dat=qn1。 7: if(chose) disp_dat=qrl。 input CLK_PAD。 output clk_core。 wire clk_core。 wire[2:0] led_sel_core。 wire puls3_core。 output rstn_core。 input RSTN_PAD。 endcase endmodule 附錄 C：設計約束代碼 read_file format verilog {/home/user24/Desktop/dcLab/code/ /home/user24/Desktop/dcLab/code/ /home/user24/Desktop/dcLab/code/ } current_design dcLabCore link check_design uplevel 0 check_design time constraint added yourself,it is sample below create_clock name clk period 20 waveform { 10 20 } { clk } set_dont_touch_work [ find clock clk ] set_input_delay clock clk max rise 12 puls1 puls2 puls3 set_input_delay clock clk max fall 12 puls1 puls2 puls3 set_output_delay clock clk max rise 12 {seg_reg[7]} {seg_reg[6]} {seg_reg[5]} {seg_reg[4]} {seg_reg[3]} {seg_reg[2]} {seg_reg[1]} {seg_reg[0]} {seg_reg[7]} {seg_reg[2]} {seg_reg[5]} {seg_reg[0]} {seg_reg[3]} {seg_reg[6]} {seg_reg[1]} {seg_reg[4]} set_output_delay clock clk max fall 12 {seg_reg[7]} {seg_reg[6]} {seg_reg[5]} {seg_reg[4]} {seg_reg[3]} {seg_reg[2]} {seg_reg[1]} {seg_reg[0]} {seg_reg[7]} {seg_reg[2]} {seg_reg[5]} {seg_reg[0]} {seg_reg[3]} {seg_reg[6]} {seg_reg[1]} {seg_reg[4]} set_max_delay 5 fall to { {led_sel[2]} {led_sel[1]} {led_sel[0]} {led_sel[2]} {led_sel[0]} {led_sel[1]} } set_driving_cell lib_cell PDIDGZ pin C from_pin PAD library tpz973gwc { puls1 puls2 puls3 } set_load [get_ports puls1] set_load [get_ports puls2] set_load [get_ports puls3] set_operating_conditions min_library fast min fast max_library fast max fast set_wire_load_model name umc18_wl20 library fast set_max_fanout 20 dcLabCore set_max_transition 2 dcLabCore 沈陽理工大學專業(yè)方向課程設計報告 32 pile exact_map uplevel 0 { report_constraint all_violators significant_digits 8 max_area max_delay max_capacitance max_transition max_fanout cell_degradation max_dynamic_power max_leakage_power multiport_ nosplit } change_names hierarchy rules name_rule set verilogout_no_tri true set_fix_multiple_port_s all buffer_constants pile map high rc ../output/ write f verilog hier o ../lst/ write f ddc hier o ../output/ write_sdc ../output/ report_area ../output/ wirte_sdf verison ..rpt/ 附錄 D： IOPAD 代碼 module iopads( PULS1_PAD, PULS2_PAD, PULS3_PAD, CHOSE_PAD, CLK_PAD, SEG_REG_PAD, LED_SEL_PAD, RSTN_PAD, // puls1_core, puls2_core, puls3_core, chose_core, clk_core, seg_reg_core, led_sel_core, rstn_core)。 4: if(chose) disp