【正文】 log HDL 描述、 ModelSim 進行功能仿真、 QuartusII 進行邏輯綜合和適配下載，最后在 Altera 公司的 Cyclone 的芯片 EP20Q240C8 上實現(xiàn)并完成測試。在完成本次設計的同時考慮到其實用性方面， 曼徹斯特碼是一種數(shù)據(jù)通訊線性碼，它的每一個數(shù)據(jù)比特都是由至少一次電壓轉(zhuǎn)換的形式所表示 的。自定時意味著數(shù)據(jù)流的精確同步是可行的。曼徹斯特編碼已經(jīng)被許多高效率且被廣泛使用的電信標準所采用，例如以太網(wǎng)電訊標準 . 曼徹斯特編碼是一種超越傳統(tǒng)數(shù)字傳輸?shù)男诺谰幋a技術(shù)，由于其具有隱含時鐘、去除了零頻率信號的特性使得它在數(shù)據(jù)傳輸?shù)阮I(lǐng)域中得到廣泛的應用。在曼徹斯特編碼中，每一位的中間有一跳變，位中間的跳變既作 為 時鐘信號，又作 為 數(shù)據(jù)信號 ： 從高 電平 到低 電平的 跳變表示 “ 0” ，從低 電平 到高 電平的跳變 表示 “ 1” 。 由于曼徹斯特碼既能提供足夠的定時分量，又 無直流漂移，編碼過程相對簡單，因而曼徹斯特碼被廣泛應用于數(shù)據(jù)傳輸、局域網(wǎng)以及測井技術(shù)等領(lǐng)域。為了能夠順利地完成編解碼任務，它應該包括這樣 2 個部分：編碼電路，解碼電路（即串行 NRZ 碼輸入，manchester 碼輸出； manchester 碼輸入， NRZ 輸出?；玖鞒倘缦拢菏紫龋鶕?jù)任務書要求，進行方案的設計，包括引腳確定、時序關(guān)系 、功能框圖、模塊劃分、數(shù)據(jù)處理流程與方法等；然后依據(jù)模塊設計進行模塊的 HDL 代碼的輸入與功能仿真，功能仿真采用 HDL 仿真工具 Modelsim 測試平臺；完成功能仿真后，在 QuartusII 平臺下進行電路的約束與綜合；綜合結(jié)果無誤后，進行布局布線，生成配置文件；在下載前進行時序分析，最后進行下載，測試與調(diào)試，完成本設計方案。 沈陽理工大學專業(yè)方向課程設計報告 2 1 總體電路結(jié)構(gòu)設計 曼徹斯特編碼 電路原理 曼徹斯特編解碼電路包括兩個部分， 即編碼電路部分，解碼電路部分。二個相對獨立的模塊相互協(xié)同工作，共同完成曼徹斯特編解碼的工作，同時相互獨立的模塊結(jié)構(gòu)更有利于查找電路中存在的問題，便于維護。 （一）曼徹斯特編碼電路設計：曼徹斯特碼在一個碼元的開始時刻要對普通信號進行一次采樣，并且有可能會發(fā)生一次跳變，在碼元的中間位置一定發(fā)生跳變，因此編碼信號的頻率是數(shù)據(jù)時鐘頻率的 兩倍。 （二）曼徹斯特解碼電路設計：曼徹斯特解碼電路設計的關(guān)鍵是準確地從曼徹斯特碼的數(shù)據(jù)流中提取出 “ 10” 和 “ 01” 信號，并且把它們轉(zhuǎn)換成普通二進制編碼中的 “ 0”和 “ 1” 。在實際設計電路時，我們可以采用一個緩存器 ，儲存上一個時鐘采集到的信號和當前時鐘采集到的信號，用反相器達到效果，當緩存器的內(nèi)容是 “ 10” 時，輸出 “ 1” ；當緩存器的內(nèi)容是 “ 01” 時，輸出 “ 0” 。編曼 徹斯特碼時，在一個碼元的開始時刻要對普通信號進行一次采樣，并且有可能會發(fā)生一次跳變，在碼元的中間位置一定發(fā)生跳變，因此編碼信號的頻率是數(shù)據(jù)時鐘頻率的兩倍； 解碼曼徹斯特碼時， 我們需要一個頻率不小于奈奎斯特頻率的采樣時鐘，即采樣時鐘的頻率至少是曼徹斯特碼頻率的兩倍，且曼徹斯特碼的頻率是普通二進制編碼信號頻率的兩倍 。 圖 曼徹斯特編解碼電路系統(tǒng)框圖 功能電路設計 功能電路 電路 的文件名為 ,根據(jù)信號功能將接口分為 5 部分，分別是時鐘信號、復位信號、 開關(guān)控制信號 、 輸入 信號、 輸出 信號。 表 接口信號表 名稱 IO 屬性 描述 備注 clk in 輸入時鐘 ， 1KHZ 頻率 上升沿 有效 puls1 in 秒 或 日 的調(diào)時信號 高電平有效 數(shù)據(jù)產(chǎn)生 曼徹斯特編碼 曼徹斯特解碼 源碼輸出 曼徹斯特碼 輸出 時鐘 1 時鐘 2 時鐘 3 分頻器電路 基準時鐘 沈陽理工大學專業(yè)方向課程設計報告 4 puls2 in 分 和月的調(diào)時 信號 高電平有效 puls3 in 時 和年的調(diào)時 信號 高電平有效 rstn in 系統(tǒng)異步 復位信號 低電平有效 chose in 開關(guān)，高電平時輸出時分秒，低電平時輸出年 月日 顯示選擇 dout out 輸出信號 數(shù)碼管顯示 電路的功能框圖如下所示。具體接口如下表 所示。 圖 TOP的功能框圖 根據(jù)選用的工藝庫，這里輸入 clk、 rstn、 puls puls puls chose 所選擇的 PAD為 PDIDGZ，輸出 dout 選擇的 PAD 為 PDO04CDG。設計中要求實現(xiàn)的、需要仿真功能列表如下： 1) 復位功能 —— 當復位信號低有效時，電路應處于復位狀態(tài)：運行控制信號處于無效（低電平） 、任何輸入沒有響應、數(shù)碼管顯示 0；當復位信號變?yōu)楦唠娖綍r，電路正常工作。 3) 時間 調(diào)整模塊， 當分別按下 puls1,puls2,puls3 三個 開關(guān)對時分秒 或 年月日進行遞增處理。 5) 顯示控制開關(guān) chose，當 chose 未按下時顯示的是時分秒，當 chose 按下時顯示的是年月日。這里構(gòu)造一個測試平臺，相應文件為 ，其中將位于文件 中的激勵信號引入，加載到例化的功能模塊中，測試平臺設定時間單位為 1us，并引用電路模塊。三是輸入信號 chose，這里給出的是開始為 0， 10000000us 后為 1。 電路功能仿真結(jié)果 這里仿真結(jié)果，如下圖。 是本設計所要約束的文件。 輸入為 puls puls puls chose，輸出為 dout，他們都是由 CLK 信號同步控制，所以這些信號延時約占時鐘信號的 60%，即輸入輸出延時設置為 6000ns。 腳本 首先是讀入源代碼，也就是 HDL 文本描述的設計文件，此處不用制定目錄， Design Compiler 會在搜索目錄中搜索。 tcl語句如下： current_design dcLabTop 設定當前設計后，要完成鏈接，也就是將 設計與庫鏈接起來，用于映射過程中搜索相應的單元，完成綜合。 tcl 語句如下： check_design 然后對設計設定時序約束，這是最重要的一項約束，用于設定設計的工作速度。針對本次設計，采用全同步，雙時鐘工作的實際情況。 設定名稱為 CLK 的時鐘，由于采用 100KHz 的時鐘，故設定時鐘周期為 10000ns。 tcl 語句如下： set_clock_transition max [get_clocks clk] 設定輸入信號最大時間延時。 tcl語句如下： set_output_delay max 6000 clock clk [get_ports SEG_REG] set_output_delay max 6000 clock clk [get_ports LED_SEL] 告訴綜合器不要對時鐘網(wǎng)絡進行驅(qū)動，這個工作將在后續(xù)版圖布局布線中進行。 tcl 語句如下： set_dont_touch_work [get_ports RSTN] set_ideal_work [get_ports RSTN] 檢查時序。 tcl 語句如下： set_operating_conditions max slow max_library slow min fast min_library fast 設定線負載模型，本設計選擇 tsmc18_wl50 模型。 tcl 語句如下： set_load pin_load 2 [get_ports SEG_REG] set_load pin_load 2 [get_ports LED_SEL] 設定扇出最大負載能力。 tcl 語句如下： set_drive [get_ports CLK RST PULS1 PULS2 PULS3 CHOSE] 設定輸出網(wǎng)表的格式規(guī)則，以消除 gate level nelist 中的 assign。 tcl 語句如下： pile map high 輸出時序報告。 tcl 語句如下： write f verilog hier o ../lst/ 輸出綜合數(shù)據(jù)文件。 tcl語句如下： write_sdf version ../output/ 輸出面積文件。在 dcLab 目錄下，建立設計存放目錄如 code、約束文件目錄如 constrn、輸出 網(wǎng)表文件目錄 ntlst、報告輸出目錄 rpt、 log 文件目錄 log、 dc 啟動目錄 work，等等。 . 文件即啟動項文件： 在這個文件中，需要將所用到的庫單元文件的路徑和電路設計文件所存放的路徑寫入，以便軟件在工作時能夠找到這些文件并正確識別，本設計將它存放在 work 目錄下。 Tcl 語句文件： 在本次課程設計中使用的是命令界面，使用 Tcl 語言進行操作，所以需要準備好相應的 Tcl 命令，以便對設計進行約束綜合等相應操作，本設計將它存放在 constrn 目錄下。 綜合環(huán)境 /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/designKit/cic_tsmc18/synDC/ /opt/eda/synopsys/dc2021/libraries/syn/ /opt/eda/synopsys/dc2021/libraries/syn/ 沈陽理工大學專業(yè)方向課程設計報告 11 綜合過程 綜合流程 按照所定義的電路的測量特征所要達到的目標， Design Compiler綜合一個電路并將其放入目標庫中，這樣可以生成適用于你的計算機輔助設計工程（ CAE）工具的原理圖或網(wǎng)表。進入以準備好的 . 文件所在路徑。進入 Tcl 命令界面，命令如下： cd dcLab /work dc_shellt 運行后，讀入文件將在終端得到如下圖圖 界面，即已 經(jīng)進入 DC 的 Tcl 命令界面。命令如下： source 這里我們逐一運行命令，運行后，將在終端得到如下界面，即已經(jīng)進入約束綜合過程。一般必須要有時序文件 lib、 SI 工具 CeltIC 進行信號完整性分析的 cdb 文件、用于 RC 提取的電容表文件 capTbl、綜合工具輸出的門級綜合網(wǎng)表、定義工藝的版圖交換文件 LEF（ Library Exchange Format）、時序約束的 sdc（ Synthesis Design Constraints）文件、 PAD 位置約束的 io 文件。 這里， I/O PAD 已經(jīng)在綜合前添加進入網(wǎng)表中，所以在布局布線前只需在網(wǎng)表中的頂層模塊 下加入電源 PAD 和拐角連接 PAD，就行了如下圖所示。 SOC Encounter 軟件正常啟動后按照以下流程操作： 1) Design_import，讀入設計所需要的庫文件和設計文件； 2) FloorPlan，對整個版圖進行布局規(guī)劃； 3) Global Net Connection，把標準單元，電源 PAD 等版圖中用到的 cell 的 pin 和電源的 一一對應起來； 4) Add Power Rings，添加 core 的電源環(huán)和地環(huán)，在數(shù)字標準單元區(qū)域的周圍放置power ring，用于提供數(shù)字部分的電源和地； 5) Add Stripes，用于在芯片中插入一些橫的豎的電源線，保證供電； 沈陽理工大學專業(yè)方向課程設計報告 14 6) Special Route (SRoute)，把標準單元的電源以及給 core 供電的電源 pad 和 core 電源環(huán)連接起來； 7) Placement Blockage，在電源的 Stripes 和 Routing 的 blockage 的地方放置一些blockage，防止在這些地方； 8) Placement，放置標準單元； 9) Trail Routing，進行初步的布線，布線完成進行 setup time 的時序分析和優(yōu)化； 10) Create Clock Tree，為大扇出的時鐘線布時鐘樹，完成建立時鐘樹后進行 hold time時序分析和優(yōu)化； 11) NanoRoute，細節(jié)優(yōu)化布線，是 encounter 的最強大工具，用于細節(jié)、優(yōu)化布線。 圖 日歷電路的版圖 沈陽理工大學專業(yè)方向課程設計報告 15 物理驗證 這里物理驗證主要是通過 Encounter 的 Verify 進行幾何規(guī)則檢查（ Verify Geometry）、連線的連接性（ Verify Connectivity）和金屬密度檢查（ Verify Metal Destiny）。 圖 幾何規(guī)則檢查報告 沈陽理工大學專業(yè)方向課程設計報告